應(yīng)用于頻率綜合器的多模分頻器設(shè)計(jì)

詹海挺，孫玲玲，高海軍

(杭州電子科技大學(xué)射頻與電路系統(tǒng)教育部重點(diǎn)實(shí)驗(yàn)室，浙江杭州310018)

0 引言

隨著當(dāng)今消費(fèi)電子業(yè)類技術(shù)的發(fā)展和市場(chǎng)的需求，采用低成本的CMOS工藝實(shí)現(xiàn)無(wú)線收發(fā)系統(tǒng)的單芯片集成已成為學(xué)術(shù)界和工業(yè)界研究的熱點(diǎn)。作為射頻前端部分關(guān)鍵模塊之一的頻率綜合器，其性能直接影響到接收機(jī)的靈敏度，相位噪聲等指標(biāo)。分頻器是頻率綜合器的重要組成部分，基于吞脈沖計(jì)數(shù)器的結(jié)構(gòu)是目前廣泛使用的分頻器結(jié)構(gòu)［1］。分頻器的實(shí)現(xiàn)方式主要有真單相鐘控電路和源耦合結(jié)構(gòu)兩種。真單相鐘控電路技術(shù)采用動(dòng)態(tài)CMOS技術(shù)，具有管子少、電路結(jié)構(gòu)簡(jiǎn)單和功耗低等優(yōu)點(diǎn)，但在低電源電壓下這種結(jié)構(gòu)無(wú)法操作在較高頻率［2］。源耦合技術(shù)具有低擺幅，高速度，低噪聲，抗干擾能力強(qiáng)等優(yōu)點(diǎn)，是一種基于差分結(jié)構(gòu)的邏輯電路［3］。本文采用源耦合結(jié)構(gòu)和標(biāo)準(zhǔn)數(shù)字邏輯單元等設(shè)計(jì)了一種可應(yīng)用于整數(shù)或分?jǐn)?shù)頻率綜合器的多模分頻器。

1 總體結(jié)構(gòu)

該電路由輸入級(jí)、分頻級(jí)和輸出級(jí)3部分組成，其總體架構(gòu)如圖1所示:

圖1 多模分頻器總體架構(gòu)

在頻率綜合器里，壓控振蕩器的輸出差分信號(hào)經(jīng)過(guò)輸入級(jí)的隔直偏置電路，使差分信號(hào)偏置在分頻級(jí)要求的直流偏置點(diǎn)。分頻級(jí)實(shí)現(xiàn)分頻功能，由9個(gè)2/3單元和邏輯門(mén)組成，其分頻模數(shù)由P0、P1、…、P9控制。輸出級(jí)電路完成輸出信號(hào)的選擇。

2/3單元采用吞脈沖技術(shù)，能實(shí)現(xiàn)2分頻或則3分頻功能，其分頻數(shù)由mod和P共同控制。當(dāng)mod和P都為1時(shí)，2/3單元為一個(gè)3分頻器，否則為2分頻器。圖1中的分頻級(jí)，根據(jù)文獻(xiàn)4的算法，OUT1的分頻數(shù)為，OUT2 的分頻數(shù)為，OUT3 的分頻數(shù)為，通過(guò)輸出級(jí)的選擇，F(xiàn)out的分頻數(shù)為

2 模塊電路

2.1 隔直偏置電路

輸入級(jí)是一個(gè)隔直偏置電路，由電容和電阻組成。電容C的作用是濾除VCO輸出差分信號(hào)的直流成分，電阻R和偏置電壓Vbias的作用是給差分信號(hào)提供直流偏置，以滿足分頻級(jí)對(duì)差分輸入信號(hào)的直流要求，此處Vbias為950mV。這里電阻電容組成一個(gè)高通濾波器，頻率小于1/2 RC被濾掉而達(dá)不到分頻級(jí)。此電路由于版圖的布局考慮，選擇了電阻R為679Ω，電容C為1.066pF，可得頻率大于221M的信號(hào)都將通過(guò)，遠(yuǎn)滿足最低頻率600M的要求。

2.2 2/3 分頻單元

2/3分頻單元由預(yù)分頻邏輯和吞控制邏輯組成，如圖2所示:

圖2 2/3單元結(jié)構(gòu)圖

預(yù)分頻邏輯實(shí)現(xiàn)電路分頻，吞脈沖控制邏輯實(shí)現(xiàn)電路控制。當(dāng)modin為低時(shí)，吞脈沖控制邏輯反饋給預(yù)分頻邏輯的電平為高電平;當(dāng)modin為高，若吞控制邏輯檢測(cè)到P為高，則吞控制邏輯會(huì)強(qiáng)制預(yù)分頻邏輯吞掉Fin的額外一個(gè)周期，即為3分頻;否則，則預(yù)分頻邏輯仍保持在2分頻狀態(tài)。

文獻(xiàn)5提出了一種SCL結(jié)構(gòu)鎖存器的實(shí)現(xiàn)，該文進(jìn)行了改進(jìn)，用工作在線性區(qū)的PMOS管作為負(fù)載，一個(gè)單輸入D鎖存器和一個(gè)與門(mén)組成一個(gè)雙輸入的D鎖存器如圖3、4所示。

圖3 單輸入鎖存器

圖4 雙輸入鎖存器

2.3 輸出級(jí)電路

輸出級(jí)電路如圖5所示，當(dāng)P9為高電平，F(xiàn)out選擇OUT3;當(dāng)P9為低電平，P8為高電平時(shí)，F(xiàn)out選擇OUT2;其它情況選Fout選擇OUT1。從而Fout的分頻數(shù)達(dá)為。放大級(jí)電路是放大3路傳輸門(mén)線與后的信號(hào)，以滿足反相級(jí)的驅(qū)動(dòng)電平要求。

圖5 輸出級(jí)電路

3 電路仿真結(jié)果及版圖

整個(gè)分頻器電路采用smic 65nm工藝實(shí)現(xiàn)，除去PAD，分頻器版圖面積為160μm×73μm。加上PAD后的版圖面積為709μm×559μm，功耗5mW。在輸入差分正弦信號(hào)頻率為600MHz－4GHz、輸入峰峰值為400－500mV、工藝角為tt、ss、ff、sf、fs情況下，后仿真滿足128－1 023分頻數(shù)的要求。如圖6所示為分頻器在壓控振蕩器輸入頻率為4G，輸入電壓峰峰值為400mV，工藝角為tt情況下225分頻的后仿真波形。

4 結(jié)束語(yǔ)

本文采用了smic 65nm工藝實(shí)現(xiàn)了一個(gè)應(yīng)用于頻率綜合器的多模分頻器。通過(guò)模式控制，能實(shí)現(xiàn)輸入頻率范圍為600M－4G、峰峰值為400mV以上的差分信號(hào)進(jìn)行128－1 023范圍內(nèi)的任何模數(shù)分頻。經(jīng)過(guò)版圖寄生參數(shù)的提取及認(rèn)真地后仿真結(jié)果表明，所實(shí)現(xiàn)的電路在各種工藝角下均能達(dá)到要求。

圖6 多模分頻器仿真波形

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