采用DSP和FPGA多電機(jī)速度伺服驅(qū)動控制平臺

于凱平， 郭宏， 吳海洋

(北京航空航天大學(xué)自動化科學(xué)與電氣工程學(xué)院，北京 100191)

0 引言

速度伺服是伺服控制系統(tǒng)的重要組成部分之一，在電動汽車、電動輪椅和機(jī)器人等領(lǐng)域有廣泛應(yīng)用［1－3］。在這些領(lǐng)域中，往往需要同時使用多臺電機(jī)，并且具有速度同步控制的需求。傳統(tǒng)的方式，都是采用基于單個微控制器或單個定點(diǎn)數(shù)字信號處理器(digital signal processor，DSP)的控制器控制單臺電機(jī)，這些控制器之間通過總線通訊實現(xiàn)速度的同步控制，其存在兩點(diǎn)不足［4－5］:孩系統(tǒng)結(jié)構(gòu)復(fù)雜，成本高;虎控制器難以實現(xiàn)多電機(jī)系統(tǒng)的復(fù)雜速度伺服控制算法。近年來，現(xiàn)場可編程門陣列(field programmable gate array，F(xiàn)PGA)已逐漸應(yīng)用于電機(jī)控制中。FPGA可以替代復(fù)雜的邏輯電路，在簡化系統(tǒng)結(jié)構(gòu)，實現(xiàn)控制器小型化等方面發(fā)揮重要作用［6］。因此，基于DSP+FPGA的控制平臺技術(shù)是目前電機(jī)驅(qū)動伺服領(lǐng)域的研究熱點(diǎn)之一［7－11］。并且，在控制平臺中采用浮點(diǎn)DSP便于實現(xiàn)復(fù)雜的控制算法，完成高精度的速度伺服控制。

設(shè)計了一種以浮點(diǎn)DSP和低成本FPGA為核心的控制平臺，劃分了DSP和FPGA各自承擔(dān)功能，并介紹了具體的實現(xiàn)。以2臺無刷直流電動機(jī)(brushless DC motor，BLDCM)為控制對象，對基于DSP+FPGA的多電機(jī)驅(qū)動控制平臺的功能進(jìn)行了驗證。

1 控制平臺的結(jié)構(gòu)和功能

多電機(jī)速度伺服系統(tǒng)的結(jié)構(gòu)包括一個控制平臺，兩個驅(qū)動器和兩臺BLDCM，如圖1所示。

圖1 多電機(jī)速度伺服系統(tǒng)的結(jié)構(gòu)Fig.1 The structure of multi motors speed-servo system

設(shè)計的控制平臺以浮點(diǎn)DSP－TMS320VC33和低成本FPGA－EP2C8為核心，需要完成的功能包括:

1)接收速度指令;

2)完成速度環(huán)計算;

3)完成電流環(huán)計算;

4)產(chǎn)生PWM控制信號;

5)獲取速度檢測值;

6)獲取電流檢測值。

浮點(diǎn)DSP適合實現(xiàn)控制算法，F(xiàn)PGA善于完成時序電路和邏輯電路。因此，確定DSP作為主控制器，需要完成的功能包括1)、2)和3)，F(xiàn)PGA作為從控制器，需要完成的功能是4)、5)和6)。二者之間交換的數(shù)據(jù)包括:DSP從FPGA讀取電機(jī)的速度檢測值、電流檢測值，DSP下發(fā)電流環(huán)計算結(jié)果給FPGA。

2 DSP功能設(shè)計

主控制器DSP承擔(dān)的功能主要是控制算法的計算，2臺電機(jī)的速度環(huán)和電流環(huán)均采用的增量式數(shù)字PI控制算法，控制算式為

式中:u(k)為當(dāng)前輸出;u(k－1)為前次輸出;e(k)為當(dāng)前偏差;e(k－1)為前次偏差;KP為比例系數(shù);KI為積分系數(shù)。

DSP的程序分為兩個部分:主程序和中斷處理程序，流程如圖2所示。電流環(huán)計算頻率為10kHz，速度環(huán)計算頻率為1kHz。

圖2 DSP的主程序和中斷程序流程Fig.2 The programming flowchart of DSP

兩臺BLDCM的速度指令可以獨(dú)立輸入，也可以給出協(xié)同關(guān)系，由中斷處理程序中的速度同步模塊進(jìn)行處理，非常簡便。

3 FPGA功能設(shè)計

在從控制器FPGA的設(shè)計中，采用自頂至下的設(shè)計方法。將FPGA需要完成的功能劃分為若干個功能獨(dú)立的功能模塊，各個模塊可以單獨(dú)進(jìn)行測試、驗證，然后在頂層實體中直接調(diào)用。該方法可以縮短開發(fā)時間，便于查找問題、修改和功能升級。根據(jù)FPGA所承擔(dān)的功能、結(jié)合FPGA的特點(diǎn)，劃分了雙口RAM模塊、PWM發(fā)生模塊、A/D控制模塊、BLDCM1速度檢測模塊和BLDCM2速度檢測模塊等5個功能模塊，如圖3所示。設(shè)計流程如下:

1)采用VHDL完成設(shè)計輸入;

2)綜合和邏輯優(yōu)化;

3)布局、布線;

4)功能仿真和時序仿真;

5)布局優(yōu)化;

6)配置到EP2C8，硬件調(diào)試。

圖3 FPGA功能模塊圖Fig.3 The functional modules of FPGA

3.1 雙口RAM模塊設(shè)計

DSP與FPGA之間的所有數(shù)據(jù)都通過雙口RAM模塊交換，該模塊在FPGA內(nèi)部實現(xiàn)，不用外接專用的雙口RAM芯片，簡化了控制平臺的結(jié)構(gòu)，提高了可靠性，充分利用現(xiàn)有硬件的資源，能夠?qū)崿F(xiàn)DSP與FPGA之間的高速數(shù)據(jù)交換。對DSP而言，F(xiàn)PGA就是一個片外存儲器，使用地址線、數(shù)據(jù)線和R/W信號即可輕松訪問。雙口RAM模塊由兩個部分組成，一部分是調(diào)用Altera提供的基本宏功能產(chǎn)生的雙口RAM部分，另一部分是數(shù)據(jù)讀寫部分。數(shù)據(jù)讀寫部分采用有限狀態(tài)機(jī)實現(xiàn)，將FPGA需要上傳給DSP的數(shù)據(jù)，如速度檢測值、電流檢測值等，寫入雙口RAM部分;從雙口RAM部分讀取DSP寫入的電流環(huán)計算結(jié)果。

3.2 PWM發(fā)生模塊設(shè)計

采用三角波比較法產(chǎn)生PWM，將DSP下發(fā)的2臺BLDCM電流環(huán)計算結(jié)果與模塊中增減計數(shù)器產(chǎn)生的同一三角波進(jìn)行比較后產(chǎn)生12路PWM信號。計算結(jié)果大于三角波數(shù)值時，輸出上橋功率管的導(dǎo)通信號;計算結(jié)果小于三角波數(shù)值時，輸出上橋功率管的關(guān)閉信號。導(dǎo)通相序相應(yīng)的下橋功率管恒導(dǎo)通。在導(dǎo)通時間段的中點(diǎn)，產(chǎn)生A/D啟動信號。通過改變PWM發(fā)生模塊的參數(shù)，即可方便的調(diào)整PWM斬波頻率。在關(guān)閉時間段的中點(diǎn)同時載入2臺電機(jī)的電流環(huán)計算結(jié)果，保證電機(jī)PWM信號的同步。PWM發(fā)生模塊的設(shè)計時序如圖4所示，圖中，M1PWMIN和M2PWMIN分別是DSP下發(fā)的2臺BLDCM的電流環(huán)計算結(jié)果，TRI－ANG是增減計數(shù)器產(chǎn)生的三角波，ADSRART是A/D啟動信號，M1PWMVx和M2PWMVy分別是2臺BLDCM的PWM信號。

圖4 PWM發(fā)生模塊時序圖Fig.4 The timing diagram of PWM module

3.3 A/D控制模塊設(shè)計

使用有限狀態(tài)機(jī)設(shè)計了A/D控制器來實現(xiàn)A/D的采樣控制。有限狀態(tài)機(jī)的時序根據(jù)AD7865的時序編寫，如圖5所示，分為開始、等待啟動信號、開始轉(zhuǎn)換、等待轉(zhuǎn)換結(jié)束、讀取1通道結(jié)果、讀取2通道結(jié)果、讀取3通道結(jié)果和讀取4通道結(jié)果等狀態(tài)。AD7865的工作頻率和PWM的載波頻率一致，都是10kHz，并且在導(dǎo)通時間段的中點(diǎn)進(jìn)行母線電流采樣。

圖5 A/D模塊的狀態(tài)機(jī)Fig.5 The state machine of A/D module

3.4 速度檢測模塊設(shè)計

BLDCM的額定轉(zhuǎn)速是3000 r/min，使用T法測速可以得到較高精度?？紤]到開關(guān)型霍爾器件只對S磁極作用引起的霍爾信號正負(fù)半周期不對稱的問題，對霍爾信號的1個完整周期進(jìn)行計數(shù)來檢測速度，即在霍爾信號的上升沿開始計數(shù)，在下一個上升沿結(jié)束計數(shù)。將霍爾信號的上升沿進(jìn)行了處理，保證對霍爾信號的每個周期都能夠計數(shù)。BLDCM速度的計算公式為式中:n為電機(jī)速度，單位是r/min;f為計數(shù)時鐘頻率，單位是Hz;p為BLDCM的極對數(shù);M為計數(shù)值。

模塊的計數(shù)時鐘頻率是10kHz。最終，BLDCM的速度計算公式為

按照式(3)處理霍爾信號計數(shù)值，得到了BLDCM的速度，將其作為速度檢測模塊的輸出。

4 仿真結(jié)果

圖6 PWM發(fā)生模塊的時序仿真結(jié)果Fig.6 The timing simulation result of PWM module

如前所述，按照FPGA功能模塊的設(shè)計流程，對各個功能模塊進(jìn)行了功能仿真和時序仿真。在QuartusII 7.0的環(huán)境中創(chuàng)建了功能模塊的矢量波形文件，使用該文件作為激勵，進(jìn)行了功能仿真和時序仿真。其中，PWM發(fā)生模塊和速度檢測模塊的時序仿真結(jié)果如圖6和圖7所示。圖6中，M1和M2分別表示BLDCM1和BLDCM2的信號。MxHy是三相霍爾輸入信號，MxPWMIN是DSP下發(fā)的電流環(huán)計算結(jié)果，MxPWMVy是6路PWM輸出信號，輸出信號低電平時功率管導(dǎo)通。從圖6(a)可以看出，電流環(huán)計算結(jié)果可以獨(dú)立給定，即電機(jī)是速度獨(dú)立運(yùn)行還是速度協(xié)同運(yùn)行可由DSP確定。由圖6(b)可知，A/D啟動信號是在導(dǎo)通時間段中點(diǎn)產(chǎn)生的。圖7中，CLK是計數(shù)時鐘，HALL是霍爾輸入信號，SPEEDTEMP是計數(shù)值，SPEEDOUT是計算得到的電機(jī)速度。從圖7(a)可以看出，速度檢測模塊能夠?qū)γ總€霍爾信號進(jìn)行計數(shù)，得到相應(yīng)的計數(shù)值和真實速度。圖7(b)中，HA－C、HA－D、HA－A 和 HAB依次對HALL信號進(jìn)行延時，當(dāng)后兩個信號的組合HA－BUF－A等于2，即霍爾信號出現(xiàn)上升沿時，產(chǎn)生計數(shù)啟動信號START?；魻栃盘柕南乱粋€上升沿來臨時，前兩個信號的組合HA－BUF－B等于2，產(chǎn)生計數(shù)停止信號STOP。2個計數(shù)時鐘周期后，又開始了新的計數(shù)。能夠完成對霍爾信號的每個周期進(jìn)行計數(shù)的功能。仿真結(jié)果表明，各個功能模塊的功能和時序能夠滿足要求。

圖7 速度檢測模塊的時序仿真結(jié)果Fig.7 The timing simulation result of speed acquisition module

5 實驗結(jié)果

速度伺服實驗系統(tǒng)使用的BLDCM的參數(shù)是:額定電壓200 V;額定轉(zhuǎn)速3000 r/min、額定轉(zhuǎn)矩1.6 N·m;極對數(shù) 3;轉(zhuǎn)子轉(zhuǎn)動慣量 2.79×10－4kg·m2;相電阻 1.54 Ω;相繞組自感 6.5 mH;相繞組互感0.62 mH。BLDCM的繞組為星型連接，采用兩相導(dǎo)通三相六狀態(tài)的工作方式，使用開關(guān)型霍爾元件A3144進(jìn)行換相和速度檢測。

驅(qū)動器包括功率電路、隔離電路、電流檢測電路、A/D電路等。功率電路選用IRAMS10UP60B集成功率模塊。選用高速光耦HCPL2531實現(xiàn)PWM信號的隔離。選用霍爾電流傳感器LTS6－NP檢測母線電流。A/D選用14位、4通道同時采樣、并行輸出的AD7865AS－2。

對2臺BLDCM進(jìn)行同步控制的實驗結(jié)果如圖8所示，BLDCM1的速度是2500 r/min，BLDCM 2以2800 r/min的速度跟隨運(yùn)行。同時對2臺BLDCM進(jìn)行獨(dú)立控制的實驗波形如圖9所示，BLDCM1的速度在2500 r/min和－2150 r/min之間交替變化;BLDCM2的速度在－2200 r/min和1800 r/min之間交替變化。

圖8 BLDCM速度同步控制Fig.8 Synchronizing speed control of BLDCM

圖9 BLDCM速度獨(dú)立控制Fig.9 Individual speed control of BLDCM

5 結(jié)語

設(shè)計了一種基于DSP和FPGA的電機(jī)速度伺服驅(qū)動控制平臺，采用自頂至下的模塊化設(shè)計方法實現(xiàn)了DSP和FPFA的功能設(shè)計。實驗結(jié)果表明，該驅(qū)動控制平臺能夠很好的同時完成對2臺BLDCM的獨(dú)立或者協(xié)同速度伺服控制。該方案簡化了速度伺服系統(tǒng)的結(jié)構(gòu)、降低了成本，并且具有良好的功能擴(kuò)展性和實現(xiàn)多電機(jī)的復(fù)雜速度伺服控制的能力。在高精度的速度伺服系統(tǒng)中，也具有很好的應(yīng)用前景。

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