FPGA在直接數(shù)字波形合成寬帶信號源中的應用

陳 波，王 鐵

（海軍裝備研究院，北京100161）

0 引 言

線性調(diào)頻（LFM）信號是寬帶雷達常用的信號形式。目前，大帶寬LFM信號的產(chǎn)生一般都采用數(shù)字方法產(chǎn)生基帶信號（或中頻信號），再經(jīng)過適當?shù)谋额l、變頻環(huán)節(jié)來得到最終信號的方案。波形存儲直讀法（DDWS）是產(chǎn)生數(shù)字基帶信號的一種重要方法，其工作原理是將預先存儲的經(jīng)理想采樣的數(shù)字波形直接進行數(shù)模變換（DAC）產(chǎn)生所需要的模擬信號。該方法可充分利用軟件支持來加載波形數(shù)據(jù)，幾乎可以產(chǎn)生任意波形（包括許多復雜波形及大數(shù)據(jù)量組合波形），還可通過對預先存儲的波形數(shù)據(jù)進行預失真處理的方法來補償信號產(chǎn)生本身的誤差，甚至能補償整個系統(tǒng)的誤差，提高系統(tǒng)的性能。

應用波形直讀存儲法，基本前提是保證數(shù)據(jù)傳輸（包括計算機加載數(shù)據(jù)到存儲器及存儲器輸出數(shù)據(jù)到DAC）準確穩(wěn)定，這就要求系統(tǒng)有一個高速、可靠、穩(wěn)定的控制單元。本文以單片高速FPGA 取代以往設計中使用的數(shù)字信號處理器（DSP）＋FPGA作為寬帶信號源控制核心，分析了FPGA在時鐘管理、數(shù)據(jù)傳輸和電平轉換中的作用，充分利用其高速、高集成度和可編程性，簡化系統(tǒng)結構，保證信號產(chǎn)生的高速、靈活可控。

1 系統(tǒng)結構

為了充分利用數(shù)字基帶產(chǎn)生的信號帶寬，信號源采用正交調(diào)制的方法產(chǎn)生中頻信號，系統(tǒng)結構如圖1 所示。

數(shù)字基帶產(chǎn)生電路主要由高速D／A轉換、大容量高速存儲器（SRAM）、高速邏輯控制器、非易失性存儲器（FLASH）和必要的調(diào)試接口構成。具體工作過程是：由外同步脈沖觸發(fā)，根據(jù)要求的脈沖寬度輸出SRAM中存儲的I Q 兩路數(shù)據(jù)，經(jīng)高速DA轉換產(chǎn)生I 、Q兩路基帶信號。

該系統(tǒng)有兩種工作方式：脫離計算機工作（以下簡稱為脫機）和連接計算機工作（以下簡稱為聯(lián)機）。聯(lián)機時，波形數(shù)據(jù)從計算機并口加載到SRAM，經(jīng)回讀、校驗無誤后，在FPGA 的控制下，從SRAM中高速輸出到DAC 產(chǎn)生基帶信號，方便信號源自身的調(diào)試和標校。脫機時，波形數(shù)據(jù)從FLASH中加載到SRAM。FLASH中可存放一組波形數(shù)據(jù)，也可存儲多組數(shù)據(jù)以方便應用。

圖1 中頻信號產(chǎn)生原理圖

2 FPGA作用分析及實現(xiàn)

本文采用的FPGA 為Xilinx 公司的Virtex－II系列的XC2V500 ，該系列FPGA內(nèi)核采用低電壓工作，工作時鐘可達800MHz ，能很好地完成系統(tǒng)的高速控制；芯片內(nèi)嵌數(shù)字時鐘管理模塊（DCM）可以對輸入時鐘進行倍頻、分頻及移相等處理，能方便地提供與外圍低速接口的時鐘（高速和低速時鐘）；外圍接口支持多達幾十種的電平規(guī)范，其中包括LVTTL 和LVDS；具有數(shù)字阻抗控制（DCI ）功能，能精確實現(xiàn)輸入、輸出數(shù)據(jù)線的阻抗匹配。本文中FPGA的主要功能如下。

2.1 數(shù)字時鐘管理

FPGA內(nèi)嵌功能強大的時鐘管理工具——數(shù)字時鐘管理模塊（DCM），具體功能如下：

（1）去除時鐘抖動skew歪斜。DCM通過內(nèi)部DDL 來減少時鐘分布引起的延時，以減少輸入、輸出端口間的抖動。本文通過外反饋的形式，將輸出到DAC 處的時鐘反饋給DCM，DDL 根據(jù)反饋自動調(diào)整延時，使得板上高速時鐘可控。

（2）時鐘頻率變換。DCM可根據(jù)系統(tǒng)要求對輸入時鐘進行倍頻、分頻等變換。本文中信號源使用到的時鐘有：信號源輸入時鐘（100MHz ），加載和回讀數(shù)據(jù)使用的低速時鐘（5MHz ），基帶信號產(chǎn)生時SRAM 工作的高速時鐘（150MHz ），DAC 工作的高速時鐘（300MHz ）。所有這些時鐘都是通過DCM變頻得到的。

（3）時鐘相位移動。DCM 輸出端口CLK90、CLK180 、CLK270 分別對輸入時鐘進行了1／4 、1／2 、3／4 個周期的固定延遲，此外，DCM 還可對其9個時鐘輸出進行動態(tài)調(diào)整——超前或滯后時鐘周期1／256 的倍數(shù)，本文在調(diào)整SRAM高速數(shù)據(jù)流與DAC 時鐘的匹配時就是通過調(diào)整DAC 時鐘相位實現(xiàn)的。

2.2 計算機并口向存儲器（SRAM和FLASH）中加載和回讀數(shù)據(jù)

信號源聯(lián)機工作時，波形數(shù)據(jù)由FPGA 控制從計算機并口加載到存儲器，如圖2 所示。

圖2 聯(lián)機時數(shù)據(jù)傳輸

FPGA與計算機接口的通信采用并行接口協(xié)議（EPP），實現(xiàn)從計算機加載數(shù)據(jù)到存儲器（SRAM和FLASH）和從存儲器中將數(shù)據(jù)回讀回計算機進行校驗的功能。

每個計算機并口都可以使用2 種通信模式：應用于計算機到外設數(shù)據(jù)傳送的八位兼容模式和應用于外設到計算機數(shù)據(jù)傳送的四位組模式。兼容模式是主機向外設發(fā)送數(shù)據(jù)時采用的默認模式，而四位組模式容許任何并口從外設接收數(shù)據(jù)字節(jié)。

本文并口上有4 個信號被用作控制數(shù)據(jù)流的握手聯(lián)絡信號。握手聯(lián)絡可以實現(xiàn)多種功能。當外設做好接收數(shù)據(jù)的準備時，由BUSY 輸出通知計算機，計算機的nStrobe 信號則負責通知外設，數(shù)據(jù)線上有一個待讀數(shù)據(jù)字節(jié)；當計算機做好接收數(shù)據(jù)的準備時，由Autolf 輸出通知外設，而外設則通過ACK信號通知計算機，數(shù)據(jù)線上有一個待讀數(shù)據(jù)字節(jié)。計算機并口加載數(shù)據(jù)的時序如圖3 所示，回讀數(shù)據(jù)的時序如圖4 所示。

圖3 計算機并口加載數(shù)據(jù)時序

在數(shù)據(jù)加載和回讀的過程中，F(xiàn)PGA作用如下：

1 生成存儲器工作時鐘。FPGA根據(jù)計算機并口發(fā)出的INIT 電平選擇存儲器工作時鐘：INIT為低電平時，選擇低速時鐘（5MHz ）；反之，選擇高速時鐘（150MHz ）。在加載／回讀數(shù)據(jù)的過程中，計算機并口置INIT 信號為低電平，F(xiàn)PGA 控制內(nèi)部DCM產(chǎn)生低速時鐘。

圖4 并口回讀數(shù)據(jù)時序

（2）生成存儲器地址。在FPGA 收到加載／回讀數(shù)據(jù)指令后，啟用計數(shù)器計數(shù)產(chǎn)生存儲器地址。

（3）生成存儲器控制信號。儲器控制信號通過FPGA內(nèi)部門電路產(chǎn)生，為避免時鐘信號線上的毛刺而寫入錯誤數(shù)據(jù)，片選寫信號只在寫入的單個時鐘周期有效。

（4）數(shù)據(jù)管理。并口輸出數(shù)據(jù)為8bit ，而存儲器設置為16bit ，因此，在數(shù)據(jù)加載到存儲器的過程中FPGA 要通過內(nèi)部鎖存器將8bit 數(shù)據(jù)合成為16bit ，而在回讀過程中則將16bit 數(shù)據(jù)分成8bit輸出給計算機并口。此外，為提高數(shù)據(jù)傳輸?shù)目煽啃裕現(xiàn)PGA通過DCI 實現(xiàn)對數(shù)據(jù)線的阻抗匹配。

2.3 FLASH向SRAM中加載數(shù)據(jù)

信號源脫機工作時，數(shù)據(jù)由FPGA 控制由FLASH加載到SRAM，如圖5 所示。

圖5 脫機時數(shù)據(jù)傳輸

信號源加電時，F(xiàn)PGA配置文件（.mcs 文件）自動由EEPROM（XC18V04 ）加載，配置FPGA 內(nèi)部結構。配置完畢時，波形數(shù)據(jù)由FLASH 加載到SRAM中。FPGA根據(jù)FLASH內(nèi)部狀態(tài)機WSM（Write State Machine ）產(chǎn)生 FLASH 和SRAM 工作的地址、控制信號，控制數(shù)據(jù)流從FLASH加載到SRAM中。FLASH加載數(shù)據(jù)到SRAM的時序如圖6 所示。數(shù)據(jù)加載到SRAM中后，可由2.2 介紹的方法將數(shù)據(jù)回讀回計算機進行校驗。

2.4 SRAM向DAC 高速輸出數(shù)據(jù)

數(shù)據(jù)向存儲器加載完畢后，F(xiàn)PGA 選擇高速時鐘作為SRAM的工作時鐘。在觸發(fā)脈沖到來時，F(xiàn)PGA根據(jù)所定脈沖寬度控制內(nèi)部計數(shù)器計數(shù)，產(chǎn)生SRAM的高速地址，控制數(shù)據(jù)從SRAM中輸出，經(jīng)DAC 轉換后形成基帶信號，如圖7 所示。

圖6 FLASH加載數(shù)據(jù)到SRAM時序

圖7 基帶信號產(chǎn)生

這個過程中存在2 個難點：

（1）存儲器工作速率低。系統(tǒng)DAC 時鐘工作在300MHz ，要求輸入數(shù)據(jù)更新速率也為300MHz ，而現(xiàn)有的晶體管－晶體管邏輯（TTL）電平大容量存儲器件數(shù)據(jù)存取速度遠達不到此要求。

（2）電平轉換和數(shù)據(jù)流同步。SRAM信號電平為低電壓TTL，要轉化為DAC 工作的低電壓差分信號（LVDS）電平，以及300MHz 高速數(shù)據(jù)流與DAC 工作時鐘要保持同步是系統(tǒng)的又一難點。

為解決上述問題，系統(tǒng)數(shù)據(jù)存儲部分采用并行結構，在FPGA 內(nèi)數(shù)據(jù)輸出模塊中配置選擇開關，將2 路并行數(shù)據(jù)整合成單路2 倍速率的數(shù)據(jù)流輸出。該方案降低了數(shù)據(jù)存儲器的存取速率，使大數(shù)據(jù)量高速存取成為可能，且易于系統(tǒng)升級。FPGA配置有不同的I／O標準，如LVDS、低電壓偽發(fā)射極耦合邏輯等，這就實現(xiàn)了不同電平的轉換。DCM可以方便地調(diào)整SRAM和DAC 時鐘的相位，保證DAC 輸入的數(shù)據(jù)和工作時鐘同步，使得最終輸出波形穩(wěn)定準確。

3 結束語

FPGA作為寬帶信號源的控制核心，充分發(fā)揮了高速可編程器件的優(yōu)勢，使信號源外圍接口簡單通用，具有模塊化的特點，不同波段、不同帶寬的系統(tǒng)均能直接使用，而且易于擴展。信號源實物如圖8 所示。

圖8 FPGA為控制核心的寬帶信號源模塊

經(jīng)測試，該信號源主要指標如下：

（1）可產(chǎn)生帶寬200MHz 以內(nèi)、時寬800 μs 以內(nèi)的任意LFM信號；

（2）線性調(diào)頻相位失真＜±1°；

（3）脈沖壓縮性能：采用Hamming 加權后，脈沖壓縮峰值旁瓣比大于35dB，主瓣展寬與理論值相當。

本文利用FPGA 實現(xiàn)簡單、控制靈活、接口通用等特點，將其作為控制核心設計完成直接數(shù)字波形合成寬帶信號源。經(jīng)測試，該信號源成功實現(xiàn)了高指標寬帶線性調(diào)頻信號的產(chǎn)生，大幅簡化了結構組成，提高了戰(zhàn)術性能及通用性。

［1］李伯成.微機應用系統(tǒng)設計［M］.西安：西安電子科技大學出版社，1996.

［2］費元春.寬帶雷達信號產(chǎn)生技術［M］.北京：國防工業(yè)出版社，2002.