電成像測井儀器中ADC-BIST測試方法研究及實現(xiàn)

趙建武，師奕兵，王志剛

(電子科技大學自動化工程學院 成都 610054)

電成像測井是近年來發(fā)展較為迅速的測井新方法。電成像測井儀器能提供重要的地質(zhì)結(jié)構和地質(zhì)構造的特征信息。為了保證儀器可靠工作，必須對儀器的混合信號電路進行有效的測試，而對電路中的模擬數(shù)字轉(zhuǎn)換器(ADC)的測試尤為重要。

目前，混合信號自動測試設備非常昂貴，對ADC采用內(nèi)建自測試技術(BIST)不但可以降低總體測試成本，而且便于在測井現(xiàn)場對儀器進行測試和故障定位。文獻[1-3]提出了ADC參數(shù)的直方圖測試方法，測試激勵使用正弦信號，所得到的ADC輸出代碼分布不均勻，參數(shù)計算比較復雜，內(nèi)建自測試硬件資源開銷較大。文獻[4-6]中對直方圖測試方法做了改進，測試激勵使用三角波信號，盡管該方法具有均勻的代碼分布和相對較少的存儲資源需求，但為了計算碼寬仍需要相當大的存儲空間。一種被稱為“時間分解”的參數(shù)優(yōu)化算法被提出，用于解決存儲問題。但“時間分解”算法使ADC測試時間隨其分辨率成指數(shù)上升。還有其他對ADC的設計和測試方面的研究成果不斷見之于報導[7-10]。

本文針對ADC測試存在的問題，論述了一種新穎的ADC內(nèi)建自測試方法，從電成像測井儀器中不同配置的電路模塊的測試需求出發(fā)，給出了兩種完整的ADC板級內(nèi)建自測試結(jié)構。與目前常用的ADC測試方法相比，該方法不僅能簡化測試過程，提高測試速度，并且所需要的硬件測試開銷較小。優(yōu)化的ADC測試電路對電成像測井儀器中原有的電路干擾較小，實驗數(shù)據(jù)分析和實際工程應用證明了該方法的有效性。

1 ADC靜態(tài)參數(shù)測試

在混合信號電路測試中，不需要對被測電路所有的參數(shù)進行測試，相同的電路模塊可以在不同的設計中被復制使用，而在不同設計應用中的功能差異決定需要被測試的參數(shù)。對于電成像測井儀器電路，ADC的靜態(tài)參數(shù)比動態(tài)參數(shù)更加重要，最關鍵的靜態(tài)參數(shù)包括差分非線性誤差(DNL)、積分非線性誤差(INL)、輸入失調(diào)(offset)、增益誤差(gain error)和漏碼(missing codes)。

ADC的輸入信號源和輸入通道不可避免地會產(chǎn)生噪聲，電成像測井儀器電路中ADC模型如圖1所示。

圖1 電成像測井儀器電路中ADC模型

不失一般性，本文假設ADC輸入通道中的噪聲幅度具有高斯分布的概率特性，輸入信號中的噪聲幅度為均勻分布。由于量化誤差，ADC的輸入電壓和輸出碼字是多對一的映射關系，而噪聲使碼字之間的碼邊位置(code edge)具有不確定性，因此，碼邊位置的計算具有概率統(tǒng)計特性。為了把ADC的多對一的輸入/輸出映射關系轉(zhuǎn)化為一對一的映射關系，需要通過測量碼寬計算碼邊位置，碼寬(code width)為：

式中VUE和VLE分別表示全‘1’和全‘0’碼字的碼邊電壓值，可以用折半搜索(binary search)或伺服方法(servo method)獲得。通常ADC靜態(tài)參數(shù)的計算使用端點法，這對DNL和INL的影響較小，但對輸入失調(diào)和增益誤差影響較大。該方法的優(yōu)點在于可用比較簡單的硬件電路實現(xiàn)。使用最佳擬合曲線計算VLSB可以較為全面地刻畫ADC的轉(zhuǎn)換曲線的特性。碼邊最佳擬合曲線(B)是與被測碼邊值和理想碼邊值具有最小均方誤差的一條曲線，表示為：

可通過計算被測碼邊曲線與最佳擬合曲線相對于斜率和偏移量偏導數(shù)的極值方法求得曲線的斜率：

最佳擬合曲線的斜率就是ADC的增益，如果被測ADC為雙極性ADC，曲線偏移量就是ADC的輸入失調(diào)，對于單極性ADC，曲線在i=(2N-2)/2時的值為ADC的輸入失調(diào)。測試激勵信號的選擇與ADC的結(jié)構和被測參數(shù)有關，使用正弦信號有利于動態(tài)特性參數(shù)的測試，對于包含模擬比較器的ADC，三角波信號可有效消除比較器的遲滯效應對DNL和INL的影響，線性斜坡信號能產(chǎn)生均勻的代碼分布，該特性可以減少內(nèi)建自測試的硬件開銷。本文采用線性斜坡信號作為測試激勵信號。

從式(1)～式(5)可知，測量H(i)的目的是為了得到碼字的碼寬值和碼邊絕對電壓值。本文使用碼字跳變檢測器和計數(shù)器直接測量碼寬，對一個給定的緩慢變化斜坡輸入信號，碼寬與碼字輸出所占用的時間成正比，碼寬值可以使用計數(shù)器記錄，隨著斜坡信號掃過ADC的輸入端，ADC輸出碼字發(fā)生變化，計數(shù)器的值被更新。碼字的跳變可以使用簡單的XOR和OR網(wǎng)絡檢測。ADC的輸出碼字隨斜坡信號單調(diào)線性變化，因而漏碼被檢測。本文認為，當一個碼字寬度小于0.1 LSB時，漏碼發(fā)生。如圖1所示，由于噪聲的存在，對于一個給定的輸入電壓可能無法確定ADC的準確輸出；此外，噪聲還會影響碼寬值的測量，因此可以通過對ADC多次施加測試激勵，以減少噪聲的影響。

2 內(nèi)建自測試結(jié)構

內(nèi)建自測試技術可以用于芯片級或板級等不同的設計層次。本文所論述的ADC內(nèi)建自測試技術是指在板級的應用。很多ADC的測試方案需要DAC、存儲器和DSP等器件支持，而且不能測試ADC的漏碼，應用具有一定的局限性。本文給出了兩種完整的ADC測試結(jié)構，分別用于電成像測井儀器中不同配置的電路模塊。

(1) 如果被測ADC所在電路具有存儲器和DSP處理器，ADC內(nèi)建自測試結(jié)構如圖2所示。圖中，虛線框內(nèi)為原設計的已有部分，DSP對數(shù)據(jù)存儲器的寫入操作只發(fā)生在每次碼字改變的時刻，測試控制模塊主要由一個有限狀態(tài)機構成，通過不同狀態(tài)產(chǎn)生ADC測試控制信號。

設計電成像測井儀器電路時，ADC與DSP之間使用串行數(shù)據(jù)傳輸機制，為了提高DSP效率，設計時還采用FIFO對ADC輸出數(shù)據(jù)進行緩存，串并轉(zhuǎn)換和FIFO使用FPGA芯片實現(xiàn)。為了減小額外的測試硬件資源開銷，ADC的碼字跳變檢測和碼寬計數(shù)由DSP軟件完成。

圖2 ADC內(nèi)建自測試結(jié)構1

(2) 如果被測ADC所在電路不具備存儲器和DSP處理器，ADC內(nèi)建自測試結(jié)構如圖3所示。圖中，移位寄存器組由3個部分組成，分別用于存儲碼寬值、ADC輸出碼字和碼字計數(shù)器值。如果被測ADC沒有漏碼，碼字計數(shù)器值與當前ADC輸出碼字具有相同的數(shù)值。在對新的碼字寬度的計數(shù)過程中，移位寄存器中的數(shù)據(jù)被掃描輸出。使用外部數(shù)字信號自動測試設備分析測試數(shù)據(jù)。

碼字位翻轉(zhuǎn)檢測器可由移位寄存器和XOR-OR網(wǎng)絡組成，移位寄存器用于存儲前一個ADC的輸出碼字，XOR-OR網(wǎng)絡實現(xiàn)按位比較功能。為了滿足測試要求，碼寬計數(shù)器的寬度要考慮HPC(hits-percode)和最大DNL的限制。碼寬值并非越寬越好，代碼計數(shù)器寬度應與ADC輸出碼字位寬相同。

相關研究提出使用片上簡單的硬件電路實現(xiàn)ADC參數(shù)計算，計算方法依賴ADC的端點碼字，但不能全面反映ADC輸入/輸出轉(zhuǎn)換曲線的特性。隨著數(shù)字信號自動測試設備成本的下降以及混合信號電路測試殼(ADC-DAC對)研究的發(fā)展，使用數(shù)字信號自動測試設備對混合信號電路進行測試已成為新的發(fā)展趨勢。

圖3 ADC內(nèi)建自測試結(jié)構2

3 實驗結(jié)果與分析

本文對電成像測井儀器電路中ADC的測試實驗結(jié)果進行分析，測試時間和測試硬件資源開銷主要由ADC的分辨率和測試方案的精度決定，對于一個待測試的ADC，用作測試激勵的斜坡輸入信號的頻率為：

式中Fsampling表示ADC采樣頻率；HPCaverage表示斜坡信號掃過ADC的輸入時每個輸出碼字出現(xiàn)的平均次數(shù)；N表示輸出碼字的位寬。

測試輸入斜坡信號頻率為1 kHz，如果HPCaverage取值為16，ADC的采樣頻率為4.096 MHz。為了提高測試精度，降低噪聲的影響，除了利用原有ADC輸入通道的濾波電路(如圖2和圖3所示)，還可對ADC多次施加測試激勵，總的測試時間為：

式中Kramp表示斜坡信號的周期數(shù)。HPC、噪聲和斜坡信號的線性度是影響測試精度的主要因素，因此總的誤差為：

式中Nramp表示斜坡信號的線性度。ADC輸入信號和輸入通道中的噪聲幅度n具有高斯分布的概率特性，噪聲幅度均值為0，標準偏差為σ，如果輸入信號與碼邊電壓的差為ΔV，由噪聲所引起的誤碼產(chǎn)生的概率為：

如式(11)所示，總的誤差由3個部分組成，當εNL為0.031 25時，Nramp－NADC=5；HPC=(HPCaverage×Kramp)超過 160 時，εNL已經(jīng)遠遠大于εHPC。因此，增加 HPC可以減小εHPC，當εHPC超過一定界限后將不再有助于整體測試精度的提高。

被測ADC的差分非線性(DNL)和積分非線性(INL)分別如圖4和圖5所示。

圖4 ADC差分非線性(DNL)

圖5 ADC積分非線性(INL)

可以看到DNL的最大絕對值為0.28 LSB，INL的最大絕對值為0.32 LSB，都沒有超過±0.5 LSB。對于ADC，差分非線性和積分非線性存在的轉(zhuǎn)換關系為：

因此積分非線性的值可由計算差分非線性的值直接得到。作為對比，使用直方圖方法對ADC的靜態(tài)參數(shù)進行分析計算。測試激勵采用1 kHz的正弦信號，ADC的采樣頻率仍為4.096 MHz，正弦測試激勵信號下每個碼字理想平均HPC分布分別為：

式中OS為偏移量電壓值；P為峰值電壓值；Hsampling(i)為4.096 MHz正弦激勵信號下的HPC。直接碼寬測量與基于直方圖ADC靜態(tài)參數(shù)測試的比較結(jié)果如表1所示，其中差分非線性誤差和積分非線性誤差取最大絕對值。

表1 直接碼寬測量與直方圖測試結(jié)果比較

由表1可知，兩種方法所得到測試結(jié)果基本一致，ADC靜態(tài)參數(shù)測量值之間的差值小于0.05 LSB。

4 結(jié) 束 語

本文論述了一種直接測量碼寬的順序ADC靜態(tài)參數(shù)分析方法，該方法還可以測試ADC的漏碼特性，與直方圖分析方法不同，不需要測量碼字頻次，可有效減少測試硬件資源開銷。本文還根據(jù)電成像測井儀器電路不同配置的測試需求，給出兩種不同的ADC內(nèi)建自測試測試方案，從實現(xiàn)技術來看，如果系統(tǒng)具有存儲器和DSP，該方法在保證精度和測試時間的前提下，可減小對存取速度和存儲空間的需求；如果系統(tǒng)沒有存儲器和DSP，與已有的技術方法相比，具有非常短的測試時間開銷，而且內(nèi)建自測試硬件實現(xiàn)比較簡單。綜上所述，本文方法可以實現(xiàn)對ADC靜態(tài)參數(shù)的有效測試，具有工程實用性。

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