基于FPGA的QAM信號發(fā)生器設計

郝小江，繆志農(nóng)，黃 昆

（攀枝花學院電氣信息工程學院，四川 攀枝花 617000）

1 引 言

為了滿足現(xiàn)代通信系統(tǒng)對傳輸速率和帶寬提出的新要求，人們不斷地推出一些新的數(shù)字調(diào)制解調(diào)技術。正交幅度調(diào)制解調(diào)（Quadrature Amplitude Modulation and Demodulation）就是一種高效的數(shù)字調(diào)制解調(diào)方式。與其他調(diào)制技術相比，這種調(diào)制解調(diào)技術能充分利用帶寬，具有很高的頻率利用率，且抗噪聲能力強。因而在中、大容量數(shù)字微波通信系統(tǒng)、有線電視網(wǎng)絡高速數(shù)據(jù)傳輸、衛(wèi)星通信等領域得到廣泛應用。該文根據(jù)直接數(shù)字頻率合成技術（DDS），利用Altera公司的FPGA開發(fā)工具DSP Builder對正交幅度調(diào)制信號進行建設計，并進行功能仿真和時序仿真，設計表明該系統(tǒng)設計的正確性和實用性。

FPGA（Field Programmable Gate Array）是目前廣泛采用的一種可編程器件，隨著微電子技術的發(fā)展，現(xiàn)場可編程門陣列（FPGA）得到了飛速發(fā)展。FPGA的時鐘延遲可達到納秒級，結合其并行工作方式，在超高速、實時測控方面有非常廣闊的應用前景，具有工作速度快、集成度高和現(xiàn)場可編程的優(yōu)點。它的應用不僅使得數(shù)字電路系統(tǒng)的設計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，幾乎可將整個設計系統(tǒng)下載于同一芯片中，實現(xiàn)片上系統(tǒng)（SOC），非常適合用于實現(xiàn)調(diào)制信號發(fā)生器的數(shù)字電路。

2 DDS的基本原理

直接數(shù)字頻率合成（Direct Digital Synthesizer-DDS）是一種新型的頻率合成技術，基本原理是用全數(shù)字技術從相位概念直接合成波形。具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在頻率改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位及幅度的數(shù)控調(diào)制。DDS的基本結構如圖1所示，主要由相位累加器、相位調(diào)制器、正弦ROM查找表和D/A構成，相位累加器是整個DDS核心，完成相位累加運算。圖1中的相位累加器、相位調(diào)制器、正弦ROM查找表是DDS結構中的數(shù)字部分。

圖1 基本DDS結構

3 正交幅度調(diào)制建模設計

正交幅度調(diào)制信號發(fā)生器電路框圖如圖2所示，圖 2 中 a（t）和 b（t）為兩路相互獨立的待傳送的調(diào)制信號（通常為基帶信號），載頻信號源由基于DDS的正交信號發(fā)生器產(chǎn)生，它輸出兩路正交的正弦信號（sinω0t、cosω0t），經(jīng)過兩個乘法器可以獲得互為正交的平衡調(diào)幅波，其中一路為同相信號I（t），另一路為正交信號Q（t），I（t）、Q（t）表達式為：

兩路信號經(jīng)過加法器后產(chǎn)生互為正交的調(diào)幅信號，表達式為：

X（t）是I（t）、Q（t）兩信號相加而得，所以X（t）的頻帶寬度等于 I（t）、Q（t）信號中帶寬最寬者（或等于 a（t）或 b（t）最寬帶寬的 2倍），如此可壓縮已調(diào)信號的帶寬，增加信道容量。

圖2 正交幅度調(diào)制原理圖

根據(jù)正交幅度調(diào)制原理，利用FPGA開發(fā)工具DSP Builder對正交幅度調(diào)制信號發(fā)生器進行建模設計，如圖3所示。圖中用高頻余弦信號（cosω0t）對鋸齒波a（t）和高頻正信號sinω0t對低頻正弦信號b（t）進行調(diào)制，獲得正交的平衡調(diào)幅波，通過相加后就可獲得正度幅度調(diào)制信號。其算法仿真結果如圖4所示。

4 仿真分析與硬件實現(xiàn)

建模算法仿真完成后，需要對所設計的模型進行功能仿真和時序仿真，以驗證設計符合硬件特性。打開模型中的SignalComplier模塊，設置好參數(shù)，把模型轉換為VHDL代碼、綜合及QuartusII適配。經(jīng)過分析轉換后的VHDL程序并將其轉換為ATOM netlist，最后編譯ATOM netlist。生成VHDL描述的是RTL級的，是針對具體的硬件結構的，需要對生成的VHDL代碼進行功能仿真。采用ModelSim基本單內(nèi)核的Verilog/VHDL混合仿真器，得到如圖5所示的模擬信號仿真圖和功能仿真圖。其模擬信號仿真結果與在MATLAB中算法仿真結果完全一致。

ModelSim完成的RTL級仿真只是功能仿真，其仿真結果并不能精確反映電路的全部硬件特性，進行門級的時序仿真仍然十分重要，確保設計的QAM信號發(fā)生器的時序特性，以保證硬件器件的功能與設計一致。在QuartusII下打開項目文件，設置器件為EP1C6Q240C8，編譯后進行時序仿真，其門級時序仿真波形如圖6所示。

圖4 正交幅度調(diào)制信號輸出波形

圖5 ModelSim模擬信號仿真和功能仿真結果

由圖6可以看出，與圖5功能仿真結果相比較，其功能仿真與時序仿真結果完全一致，產(chǎn)生輸出QAM信號，表明設計的正確性。

QuartusII對ATOM網(wǎng)表文件進行適配，產(chǎn)生FPGA目標器件的編程與配置文件。最后鎖定引腳，把.sof文件下載到目標器件，輸出信號分別接入示波器，可以產(chǎn)生QAM信號輸出，與仿真結果完全一致，達到設計要求。

5 結束語

基于DSP Builder的正交幅度調(diào)制信號實現(xiàn)方案，避免了VHDL編程的復雜性，而且又便于修改和擴充其功能，對實現(xiàn)正交幅度調(diào)制信號具有很好的借鑒意義。因此采用DSP Builder設計正交幅度調(diào)制信號簡單快捷且方便可調(diào)，其輸出特性和調(diào)制特性很好，使設計正交幅度調(diào)制信號變得非常簡單和快捷，并且信號的參數(shù)可靈活調(diào)整。

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