一種脈寬精密可控的脈沖信號電路設(shè)計

朱 楠，黃建國，付在明

（電子科技大學(xué)自動化工程學(xué)院，四川 成都 611731）

1 引 言

脈沖技術(shù)是現(xiàn)代電子技術(shù)中一項重要的基礎(chǔ)技術(shù)，其在大規(guī)模集成電路的測試、半導(dǎo)體器件性能檢測、地質(zhì)探測以及雷達、電子對抗、通信系統(tǒng)和計算機硬件系統(tǒng)設(shè)計中都起著重要作用。但傳統(tǒng)意義上的脈沖信號已經(jīng)不能滿足現(xiàn)代技術(shù)的需要，在很多實際工程應(yīng)用中對高速脈沖信號源多樣化要求越來越高，不僅關(guān)注脈沖的頻率和上升沿，而且要求高速脈沖的電平和幅度能夠在較大范圍內(nèi)精密可控，同時需要其脈沖寬度和脈沖延遲也精密可調(diào)。因此，該文根據(jù)實際需要，采用FPGA與高精度、高分辨率的可編程延遲芯片相結(jié)合的方法，實現(xiàn)對脈沖寬度的大范圍高精度的精密可調(diào)控制。

方案的設(shè)計目標(biāo)是實現(xiàn)頻率覆蓋范圍為200kHz～250MHz、脈寬可調(diào)范圍為 2ns～（周期-2ns）、分辨率為10ps的脈沖信號。根據(jù)設(shè)計目標(biāo)，同時考慮到實際需要及產(chǎn)品化時對于成本的控制，經(jīng)過對多種不同系列的FPGA比較后，選擇了Altera公司的Cyclone系列的FPGA EP1C6Q240C6。該款FPGA的I/O引腳可工作在 464 MHz，并支持LVTTL、LVCOMS、LVDS等多種電平標(biāo)準(zhǔn)，可滿足項目設(shè)計的需求，且有較好的性價比。

2 總體方案設(shè)計

圖1是合成脈沖脈寬調(diào)整電路的基本原理框圖，其基本原理是將輸入的時鐘信號送給FPGA內(nèi)部的窄脈沖形成模塊以形成窄脈沖信號，再將該窄脈沖信號經(jīng)過選擇信號選擇后產(chǎn)生上升沿觸發(fā)信號和下降沿觸發(fā)信號，把這兩個信號送出FPGA，經(jīng)過電平轉(zhuǎn)換后將上升沿觸發(fā)信號送入D觸發(fā)器的時鐘端，下降沿觸發(fā)信號經(jīng)過脈寬微調(diào)模塊后送入D觸發(fā)器的清零端，同時D觸發(fā)器的D端一直接邏輯高，這樣最終實現(xiàn)脈沖的形成和脈沖寬度的可調(diào)[1-5]。

圖1 合成脈沖脈寬調(diào)整電路

FPGA內(nèi)部功能主要由窄脈沖形成模塊及脈寬粗調(diào)模塊實現(xiàn)，其中窄脈沖形成模塊又由時鐘信號輸入時的高低頻不同而分為高頻窄脈沖形成模塊和低頻窄脈沖形成模塊。在設(shè)計中，高低頻的區(qū)分是以50 MHz這個頻點做為分界點的，時鐘頻率大于50MHz時為高頻，小于等于50MHz時為低頻。選擇50MHz為分界點的原因在于該設(shè)計采用的是FPGA內(nèi)部粗調(diào)和延遲芯片微調(diào)共同實現(xiàn)脈寬的調(diào)整，而脈寬微調(diào)是由2片級聯(lián)的可編程延遲芯片實現(xiàn)的，其可調(diào)范圍為20ns，所以在脈寬粗調(diào)時采用的計數(shù)時鐘頻率必須是大于50 MHz的，即周期總是小于20ns的，這樣才能結(jié)合可編程延遲芯片保證達到脈寬連續(xù)可調(diào)的設(shè)計要求。

綜上所述，F(xiàn)PGA內(nèi)部實現(xiàn)脈寬粗調(diào)的具體實現(xiàn)方式為：當(dāng)時鐘輸入大于50 MHz（高頻）時，將上升沿觸發(fā)信號同時作為下降沿觸發(fā)信號直接從FPGA輸出；當(dāng)時鐘輸入小于等于50MHz（低頻）時，將形成的低頻段窄脈沖信號分為兩路，一路作為上升沿觸發(fā)信號直接從FPGA輸出，另一路經(jīng)過脈寬粗調(diào)后作為下降沿觸發(fā)信號從FPGA輸出。

3 具體電路設(shè)計

3.1 極窄脈沖產(chǎn)生電路

因為設(shè)計要求脈沖寬度為2ns～（周期-2ns），所以下降沿觸發(fā)信號必須為脈沖寬度小于2 ns的極窄脈沖。因為如果下降沿觸發(fā)信號的脈沖寬度大于2ns，要么不能產(chǎn)生最大脈沖寬度為（周期-2ns）的脈沖信號；要么就是在下一個上升沿觸發(fā)信號來臨的時候上一個周期的下降沿觸發(fā)信號還保持有效，在合成脈沖時D觸發(fā)器不能在預(yù)定的時刻翻轉(zhuǎn)，導(dǎo)致不能正常的產(chǎn)生脈沖信號，所以必須將下降沿觸發(fā)信號整形成為極窄脈沖信。

如圖2極窄脈沖產(chǎn)生電路所示，該電路采用FPGA內(nèi)部邏輯實現(xiàn)[6-10]，并實際測得其產(chǎn)生的極窄脈沖寬度約為1.4ns，能夠滿足設(shè)計中下降沿觸發(fā)信號脈寬小于2ns的要求。這個電路雖然簡單，但卻是實現(xiàn)最大脈沖寬度（周期-2ns）的關(guān)鍵。

3.2 脈寬粗調(diào)模塊

如圖3脈寬粗調(diào)模塊所示，該模塊由脈寬粗調(diào)計數(shù)器和一個極窄脈沖產(chǎn)生電路組成。

圖2 極窄脈沖產(chǎn)生電路

圖3 脈寬粗調(diào)模塊

脈寬粗調(diào)計數(shù)器共有3個輸入端和一個輸出端，3個輸入端分別是 clk，pw[15..0]和load；一個輸出端為out。

clk是計數(shù)器的計數(shù)時鐘輸入端；pw[15..0]是計數(shù)器的脈寬預(yù)置值輸入端，它決定計數(shù)器的計數(shù)值，計數(shù)時鐘周期乘以脈寬預(yù)置值則決定了脈沖寬度的粗調(diào)量；load輸入端是計數(shù)器脈寬預(yù)置值的載入端，load為1則載入脈寬預(yù)置值，load為0則脈寬粗調(diào)計數(shù)器開始工作。

輸出端out信號的初值為0，當(dāng)脈寬粗調(diào)計數(shù)器計數(shù)到脈寬預(yù)置值后，out信號變?yōu)?，即產(chǎn)生一個上升沿，該上升沿再經(jīng)過一個極窄脈沖產(chǎn)生電路后產(chǎn)生下低頻段時下降沿觸發(fā)信號。

3.3 脈沖合成電路

如圖1合成脈沖脈寬調(diào)整電路的基本原理框圖所示，D觸發(fā)器是合成脈沖信號的最后一級，是產(chǎn)生設(shè)計所要求的一定脈沖寬度的脈沖的重要電路。設(shè)計中選用ONSEMI公司型號為MC100EP51的D觸發(fā)器[4]。之所以單獨選用一片D觸發(fā)器來合成脈沖而不用FPGA內(nèi)部D觸發(fā)器來合成最終的脈沖信號，是因為如果把下降沿觸發(fā)信號經(jīng)過脈寬微調(diào)后再送入FPGA配合上升沿觸發(fā)信號與內(nèi)部D觸發(fā)器合成脈沖后再送出FPGA，由于FPGA內(nèi)部布局布線和D觸發(fā)器之前復(fù)雜邏輯所帶來的不確定性會影響信號質(zhì)量，嚴(yán)重時會使電路時序混亂，導(dǎo)致電路不能正常工作；再者，如果先在FPGA內(nèi)部合成脈沖信號后再輸出，這樣就不能對脈沖寬度進行微調(diào)[1-2，5-10]。

設(shè)計中所選觸發(fā)器為PECL型D觸發(fā)器，并帶有溫補網(wǎng)絡(luò)，能夠在-40℃～85℃的溫度范圍內(nèi)保持良好的工作特性，最大工作頻率大于3 GHz，建立時間是80 ps，保持時間是40 ps，固定傳播延時350ps。由于設(shè)計需要實現(xiàn)250MHz的脈沖信號，而方波信號含有大量的諧波成分，3 GHz的帶寬已經(jīng)是250MHz的10倍多，能夠保證脈沖信號5次以內(nèi)的諧波分量不被濾除，能夠很好的保持脈沖信號的完整性。80ps的建立時間和40ps的保持時間能夠保證脈沖信號能夠在上升沿觸發(fā)信號和下降沿觸發(fā)信號極窄的情況下快速的觸發(fā)和清零，保證脈沖合成的高效和穩(wěn)定。所以選擇該觸發(fā)器可以很好滿足設(shè)計需求。

3.4 脈寬微調(diào)電路

由于單純依靠FPGA內(nèi)部的脈寬粗調(diào)計數(shù)器對脈寬進行調(diào)整是不能滿足脈寬可調(diào)分辨率為10 ps的設(shè)計要求。所以必須在FPGA外部進行脈寬微調(diào)來滿足設(shè)計要求。該電路所選用的是ONSEMI公司的可編程延遲芯片作脈寬微調(diào)，該可編程延遲芯片型號為MC100EP196，其主要參數(shù)為：最大工作頻率大于1.2 GHz，固定延遲為2.4 ns；可調(diào)延遲范圍為0～10 ns；分辨率為 10 ps；并行輸入數(shù)據(jù)端 D[0∶9]可兼容 LVTTL、LVCOMS和 ECL電平，設(shè)計中選用 LVTTL電平[3]。

如圖4脈寬微調(diào)電路所示，設(shè)計中選用兩片可編程延遲芯片級聯(lián)的方式構(gòu)建電路，這樣可調(diào)脈寬范圍為0～20 ns，而其10 ps的分辨率也正好滿足設(shè)計要求。

具體脈寬微調(diào)原理如下：由設(shè)定的所需脈寬值和FPGA內(nèi)部脈寬粗調(diào)值共同計算出脈寬微調(diào)值，將該值轉(zhuǎn)化為延遲芯片的控制字，通過FPGA將該控制字配置好并通過延遲芯片的len信號將其載入延遲芯片即可。

4 實驗結(jié)果與分析

圖5中（a），（b）所示是用泰克公司的 TPO7104示波器作為測試儀器所測得的實測數(shù)據(jù)及波形圖。

設(shè)置時鐘頻率為100MHz、脈沖寬度為5ns時，如圖5（a）所示，測得的實際脈沖寬度為5.27ns。

設(shè)置時鐘頻率為10MHz、脈沖寬度為5ns時，如圖5（b）所示，測得的實際脈沖寬度為5.322ns。

由實際測得結(jié)果可知，不同時鐘頻率所測得的脈寬實際值和所設(shè)置值之間有一定誤差，但該誤差值基本相等，約為0.3ns。經(jīng)過在其他時鐘頻率時的多次測量，可以看到所測脈寬值和設(shè)置脈寬值也同樣存在該固定誤差。經(jīng)分析，該誤差的產(chǎn)生是FPGA內(nèi)部走線和繪制電路板時布局布線的影響所致，但該固定誤差不影響所預(yù)想的指標(biāo)。綜上所述，該設(shè)計所用方法可以實現(xiàn)預(yù)想目標(biāo)。

[1]John F.wakerly.數(shù)字設(shè)計原理與實踐[M].北京：機械電子出版社，2003.

[2]冼 進，戴仙金，潘懿萱.Verilog HDL數(shù)字控制系統(tǒng)設(shè)計實例[M].北京：中國水利水電出版社，2007.

[3] ONSEMI.MC100EP196 3.3 V_ECL programmable delay chip[DB/OL].http://www.onsemi.cn.

[4] ONSEMI.MC100EP51 3.3 V/5 V_ECL D flip_flop with reset and differential clock[EB/OL].http://www.onsemi.cn.

[5]MAXIM.Single LVDS/anything-to-LVPECL translator MAX9375[DB/OL].http://www.maxim-ic.com.cn.

[6] 褚振勇，齊 亮，田紅心，等.FPGA設(shè)計及應(yīng)用[M].西安：西安電子科技大學(xué)出版社，2006.

[7]Zeiaman B.基于FPGA/CPLD的數(shù)字IC設(shè)計方法[M].北京：北京航空航天大學(xué)出版社，2004.

[8] 吳繼華，王 誠.設(shè)計與驗證Verilog HDL[M].北京：人民郵電出版社，2006.

[9] 夏雨聞.Verilog數(shù)字系統(tǒng)設(shè)計[M].北京：北京航空航天大學(xué)出版社，2003.

[10]Altera.Cyclone device handbook，volume1[DB/OL].http：//www.altera.com.