基于片上PLL時(shí)鐘的at-speed測(cè)試設(shè)計(jì)

孫大成

摘要:深亞微米制造工藝的廣泛采用及越來越高的芯片工作頻率,使得具有時(shí)序相關(guān)的芯片缺陷數(shù)量不斷增加,at-speed測(cè)試成為對(duì)高性能電路進(jìn)行測(cè)試的必要技術(shù)。文章首先介紹了at-speed測(cè)試的故障模型,以及具體測(cè)試方法,然后詳細(xì)介紹了采用PLL時(shí)鐘作為at-speed測(cè)試時(shí)鐘時(shí),一款芯片的at-speed測(cè)試實(shí)現(xiàn)方案,最后采用Fastscan及TestKompress對(duì)整個(gè)設(shè)計(jì)進(jìn)行了測(cè)試向量自動(dòng)生成及向量壓縮。實(shí)驗(yàn)結(jié)果表明此方案可行,采用TestKompress進(jìn)行設(shè)計(jì)更符合目前的設(shè)計(jì)需求。

關(guān)鍵字:At-speed測(cè)試;可測(cè)性設(shè)計(jì);自動(dòng)測(cè)試向量生成

中圖分類號(hào):TN95

文獻(xiàn)標(biāo)識(shí)碼:B

1引言

現(xiàn)今的集成電路制造廣泛采用深亞微米工藝技術(shù),這使得與時(shí)序相關(guān)的缺陷的數(shù)量越來越多。通常的測(cè)試方法即采用stuck-at故障測(cè)試和IDDQ測(cè)試相結(jié)合的測(cè)試方法,在90 nm以下工藝時(shí),已經(jīng)不能夠充分地剔除具有時(shí)序相關(guān)缺陷的芯片。At-speed測(cè)試技術(shù)應(yīng)運(yùn)而生,利用全速工作時(shí)鐘,采用對(duì)跳變故障(transition faults)和路徑延時(shí)故障(path-delay faults)的測(cè)試,成為高性能電路測(cè)試的必需技術(shù)。

At-speed測(cè)試時(shí)鐘頻率與功能模式下的時(shí)鐘頻率相當(dāng),比傳統(tǒng)stuck-at測(cè)試的時(shí)鐘要快很多。At-speed測(cè)試時(shí)鐘可以通過兩種方法提供:第一種直接從管腳輸入,由外部的自動(dòng)測(cè)試儀(Automatic Test Equipment,ATE)提供;第二種由片內(nèi)產(chǎn)生,比如PLL提供。如果采用從外部ATE產(chǎn)生高速測(cè)試時(shí)鐘的方法,則對(duì)ATE的要求比較高,需要高速的ATE,相應(yīng)的測(cè)試成本和電路封裝的成本會(huì)顯著增加,特別是在電路運(yùn)行頻率達(dá)GHz的情況下,這種影響尤為突出。為了降低測(cè)試成本,可以采用第二種方法,這種方法的基本思想就是利用片上的時(shí)鐘源,如PLL,產(chǎn)生at-speed高速測(cè)試脈沖,而ATE只提供慢速的移位時(shí)鐘和測(cè)試控制信號(hào)。這種片上測(cè)試時(shí)鐘產(chǎn)生的方法即經(jīng)濟(jì)又有效,所以得到工業(yè)界的青睞,逐漸成為很多公司標(biāo)準(zhǔn)的產(chǎn)品測(cè)試方法。

然而,基于掃描的at-speed測(cè)試在自動(dòng)測(cè)試向量生成(ATPG)中會(huì)顯著增加測(cè)試向量的大小。這是由于激活并傳遞at-speed故障的過程要比stuck-at故障復(fù)雜很多。所以,為了降低測(cè)試成本,需要對(duì)at-speed測(cè)試的測(cè)試向量進(jìn)行必要的壓縮。同時(shí)要指出的是:也正是因?yàn)檫@種復(fù)雜性,對(duì)at-speed測(cè)試向量進(jìn)行壓縮的效果會(huì)比對(duì)stuck-at測(cè)試向量進(jìn)行壓縮的效果要差不少。

本文針對(duì)一款包含11萬個(gè)寄存器的芯片,詳細(xì)介紹了完整的at-speed測(cè)試方法。

2At-speed測(cè)試技術(shù)

At-speed測(cè)試針對(duì)的故障模型包括transition故障和path-delay故障。Transition測(cè)試針對(duì)的是transition類型的故障,即電路某一節(jié)點(diǎn)是否能在規(guī)定的時(shí)間內(nèi)完成從低到高或從高到低的跳變。Path-delay故障則是對(duì)于某一條信號(hào)路徑而言,在路徑起點(diǎn)發(fā)生信號(hào)改變后,路徑終點(diǎn)是否能在規(guī)定的時(shí)間內(nèi)完成相應(yīng)的跳變。對(duì)電路的中所有的路徑都進(jìn)行測(cè)試是不現(xiàn)實(shí)的,因?yàn)殡S著電路規(guī)模的增加,路徑數(shù)量會(huì)顯著增加。因此通常的做法是采用靜態(tài)時(shí)序分析工具分析出電路中一定數(shù)量的關(guān)鍵路徑,然后只對(duì)這些關(guān)鍵路徑產(chǎn)生path-delay測(cè)試向量。大多數(shù)關(guān)鍵路徑的起點(diǎn)和終點(diǎn)位于時(shí)序元件,只有小部分路徑起點(diǎn)位于源輸入,終點(diǎn)位于源輸出。

對(duì)于兩種故障模型來說,at-speed測(cè)試都包括測(cè)試向量移位輸入(shift-in)、條件觸發(fā)(launch)、響應(yīng)捕獲(capture)、結(jié)果輸出(shift-out)幾個(gè)階段。根據(jù)條件觸發(fā)與測(cè)試向量移位輸入之間的時(shí)序關(guān)系,at-speed 測(cè)試又可以分為launch-off-shift 測(cè)試和broadside測(cè)試。

launch-off-shift測(cè)試方法如圖1所示。在shift-in 的最后一個(gè)時(shí)鐘沿,測(cè)試向量完成移位輸入,同時(shí)也在at-speed 測(cè)試的源產(chǎn)生所需的邏輯跳變(launch)。然后在緊接著的下一個(gè)時(shí)鐘沿完成capture。shift-in 的最后一個(gè)時(shí)鐘沿和capture 的時(shí)鐘沿之間為一個(gè)at-speed 測(cè)試時(shí)鐘的時(shí)鐘周期,而不是用于shift-in 的時(shí)鐘周期。launch-off-shift 測(cè)試的優(yōu)點(diǎn)是測(cè)試向量的生成比較簡(jiǎn)單,易于達(dá)到較高的測(cè)試覆蓋率。缺點(diǎn)是在布局布線時(shí)要把掃描使能信號(hào)(Scan_en)與時(shí)鐘信號(hào)一樣進(jìn)行時(shí)序優(yōu)化。由于Scan_en的fan-out 很大,實(shí)際上很難對(duì)Scan_en信號(hào)進(jìn)行時(shí)序優(yōu)化或需要占用過多的資源。

Broadside測(cè)試方法如圖2所示。在功能模式即Scan_en為0時(shí),采用一對(duì)at-speed的時(shí)鐘脈沖。這種方法的優(yōu)點(diǎn)是對(duì)Scan_en信號(hào)的時(shí)序要求大大降低,缺點(diǎn)是:因?yàn)樵刺兪怯尚酒旧淼倪壿嫯a(chǎn)生的,這必然導(dǎo)致測(cè)試向量生成的算法較復(fù)雜,難以達(dá)到很高的測(cè)試覆蓋率。

3PLL控制電路設(shè)計(jì)

對(duì)PLL電路進(jìn)行控制的方法有多種,本文采用文獻(xiàn)[1]描述的,采用捕獲窗口生成2個(gè)捕獲時(shí)鐘的方法。PLL控制電路在RTL階段就插入到代碼中。如圖3中粗線部分所示,該圖表明PLL控制邏輯在電路中的插入位置。從ATE輸出的測(cè)試時(shí)鐘shift_clk用于掃描操作,PLL時(shí)鐘經(jīng)過控制邏輯電路,產(chǎn)生用于捕獲數(shù)據(jù)用的兩個(gè)背靠背脈沖。

為了保證Scan_en為0的階段能夠產(chǎn)生兩個(gè)快速時(shí)鐘脈沖,可以采用如圖4所示的PLL控制邏輯電路。其時(shí)序關(guān)系如圖5所示。

該P(yáng)LL控制邏輯,通過將capture_en置為高電平,觸發(fā)電路在4個(gè)PLL時(shí)鐘周期內(nèi)可以在int_clk端產(chǎn)生兩個(gè)背靠背的脈沖串輸出,隨后再將capture_en置為低電平。

在本文的設(shè)計(jì)中,PLL有三路時(shí)鐘輸出,所以需要例化3個(gè)控制邏輯電路,以達(dá)到對(duì)不同時(shí)鐘的控制。這樣就需要3個(gè)capture_en信號(hào),針對(duì)這種情況,我們?cè)O(shè)計(jì)了一個(gè)加法計(jì)數(shù)器,通過計(jì)數(shù)器達(dá)到在不同計(jì)數(shù)值的情況下,激活相應(yīng)的capture_en位。具體電路結(jié)構(gòu)如圖6所示。參考時(shí)鐘ref_clk經(jīng)過PLL輸出3路時(shí)鐘,每路時(shí)鐘都單獨(dú)對(duì)應(yīng)一個(gè)時(shí)鐘控制電路,窗口使能信號(hào)由專門的控制位生成器通過計(jì)數(shù)產(chǎn)生,ac_test信號(hào)用于決定是否進(jìn)行at-speed測(cè)試選擇。

4采用TestKompress進(jìn)行ATPG

通過ATPG過程生成的at-speed測(cè)試數(shù)據(jù)量很大,很容易超過測(cè)試機(jī)的存儲(chǔ)容量,測(cè)試成本也會(huì)很高,所以必須對(duì)測(cè)試向量進(jìn)行壓縮。我們采用Mentor Graphics公司的Fastscan和TestKompress進(jìn)行了測(cè)試向量生成和向量壓縮,結(jié)果表明該TestKompress擁有優(yōu)異的數(shù)據(jù)壓縮能力。

本文針對(duì)的設(shè)計(jì)采用基于掃描的at-speed設(shè)計(jì)流程如圖7所示。

由于PLL控制邏輯電路是手動(dòng)加入,和鏈插入過程完全獨(dú)立,造成無法通過procedure文件將PLL控制邏輯的信息自動(dòng)傳遞給ATPG工具。對(duì)于TestKompress和Fastscan來說,可以通過Named Capture Procedure技術(shù)對(duì)procedure文件進(jìn)行修改,來達(dá)到信息傳遞的目的。具體到Named Capture Procedure及procedure文件的修改,見參考文獻(xiàn)[2]。