透過(guò)專利看微處理器的技術(shù)發(fā)展（十）

徐文苑　武曉島　謝學(xué)軍

摘要:在對(duì)幾個(gè)重要EDA公司關(guān)于低功耗相關(guān)專利的調(diào)研基礎(chǔ)上,本文分析了EDA行業(yè)的主要公司Cadence、Synopsys、Magma的低功耗技術(shù),著重分析了Cadence的相關(guān)專利,包括申請(qǐng)年代與UPC分類,為了解EDA中的低功耗技術(shù),進(jìn)行產(chǎn)品研發(fā)提供線索和思路。

關(guān)鍵詞:專利文獻(xiàn);EDA工具;低功耗

1引言

隨著超深亞微米技術(shù)和系統(tǒng)芯片技術(shù)的日益成熟,便攜式電子產(chǎn)品獲得了迅猛的發(fā)展和快速的普及,開發(fā)周期也越來(lái)越短,對(duì)開發(fā)和生產(chǎn)成本的制約也日趨嚴(yán)格,對(duì)性能要求也越來(lái)越高。便攜和無(wú)線通訊消費(fèi)電子設(shè)備的功耗考慮已經(jīng)成為很多產(chǎn)品規(guī)范的主要考慮因素。即便是有線設(shè)備以及在過(guò)去電池電力不成問(wèn)題的其它產(chǎn)業(yè)領(lǐng)域,封裝、穩(wěn)定性和冷卻成本也使得功耗成為更小尺寸工藝中的突出問(wèn)題。特別是當(dāng)設(shè)計(jì)轉(zhuǎn)向90 nm以下工藝節(jié)點(diǎn)之后,功耗管理成為整個(gè)設(shè)計(jì)和制造鏈中的一個(gè)重要考慮。

功耗問(wèn)題在集成電路設(shè)計(jì)中并不是一個(gè)新問(wèn)題。從早期雙極型晶體管的廣泛使用到如今CMOS電路成為集成電路設(shè)計(jì)的主流,功耗一直是促成集成電路變革和發(fā)展的主要原因之一,但是當(dāng)工藝節(jié)點(diǎn)進(jìn)入90nm后,晶體管在亞閾值區(qū)的漏電流問(wèn)題日益凸現(xiàn),CMOS靜態(tài)功耗驟增,功率管理開始成為一個(gè)重要的考慮因素。當(dāng)工藝節(jié)點(diǎn)不斷減小,即進(jìn)入45nm以后,柵極氧化層厚度越來(lái)越薄,柵極漏電流增加,漏電流現(xiàn)象更加嚴(yán)重,功耗也會(huì)因此陡增。CMOS電路的低功耗優(yōu)勢(shì)面臨著挑戰(zhàn),功耗又一次成為了阻礙集成電路持續(xù)發(fā)展的問(wèn)題所在。

目前來(lái)看似乎還沒(méi)有一種新的工藝可以馬上解決低功耗的問(wèn)題,電路結(jié)構(gòu)、流水線、存儲(chǔ)系統(tǒng)、總線、并行處理、編譯、操作系統(tǒng)以及算法和應(yīng)用程序設(shè)計(jì)等方面,都需要考慮降低功耗的方法。這就迫使業(yè)界必須從集成電路的設(shè)計(jì)初期就開始采用低功耗設(shè)計(jì)技術(shù)。但是現(xiàn)在產(chǎn)品設(shè)計(jì)的時(shí)間短,上市時(shí)間(time to market)緊迫,而這一重要因素能決定產(chǎn)品成敗,因此最好在設(shè)計(jì)早期進(jìn)行有效的功率評(píng)估,借助有效的EDA工具來(lái)完成低功耗設(shè)計(jì)能保證面市時(shí)間。因此下面我們就對(duì)幾家重要的EDA生產(chǎn)商的技術(shù)及專利進(jìn)行分析。

2EDA中的低功耗技術(shù)及專利

由于設(shè)計(jì)上的復(fù)雜度及缺乏EDA自動(dòng)化手段的原因,長(zhǎng)期以來(lái)設(shè)計(jì)師只能采取手工分析的方法來(lái)解決功耗問(wèn)題,這樣的方法由于缺乏靈活性,使得效率低下,上市時(shí)間長(zhǎng),芯片故障風(fēng)險(xiǎn)高,功耗及性能之間難以權(quán)衡。因此借助于EDA工具來(lái)完成自動(dòng)化設(shè)計(jì)是非常必要的。

Cadence、Synopsys、Magma這幾家公司的產(chǎn)品在EDA行業(yè)內(nèi)占據(jù)有主導(dǎo)地位,他們的低功耗解決方案各有異同,在EDA工具的低功耗的相關(guān)專利中,Cadence公司的數(shù)量最多,其次是Synopsys和 Magma。其中Cadence公司在低功耗技術(shù)上共有34件專利,Synopsys共有5件低功耗專利,這包括被它收購(gòu)的Synplicity和Avanti的低功耗專利,Magma是近幾年興起的EDA公司,但是唯一一家為客戶提供數(shù)字 IC 熱分析工具的供應(yīng)商,該工具集成在Blast-Rail產(chǎn)品中,相關(guān)專利共有4件。本文將主要以Cadence的34件低功耗專利為樣本來(lái)分析EDA工具的低功耗技術(shù)解決方案的發(fā)展。

3Cadence 的低功耗技術(shù)與專利

3.1 Cadence的低功耗技術(shù)

Cadence 的 低功耗解決方案(Low-Power Solution)是第一套完整的低功耗芯片設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)的解決方案。而Cadence也成為首家能向設(shè)計(jì)師提供在寄存器傳輸級(jí)自動(dòng)實(shí)現(xiàn)低功耗技術(shù)的解決方案的EDA公司,并保證能夠在驗(yàn)證、前端實(shí)現(xiàn)和物理實(shí)現(xiàn)步驟的全過(guò)程使用一個(gè)通用的格式正確執(zhí)行(如圖1所示),它能滿足設(shè)計(jì)工程師在較短的設(shè)計(jì)周期內(nèi)追求低功耗的迫切要求,同時(shí)通過(guò)極高的測(cè)試覆蓋率保證產(chǎn)品質(zhì)量。這種解決方案可以看做一個(gè)集成環(huán)境。其中,Cadence的“Power Forward Initiative,PFI”工具通過(guò)使用CPF格式來(lái)實(shí)現(xiàn)低功耗設(shè)計(jì)。CPF是在設(shè)計(jì)過(guò)程初期詳細(xì)定義節(jié)約功耗技術(shù)的標(biāo)準(zhǔn)化格式,從設(shè)計(jì)到驗(yàn)證再到實(shí)現(xiàn)均可標(biāo)識(shí),從而保證了整個(gè)流程的一致性。該解決方案既避免了費(fèi)時(shí)費(fèi)力的人工操作,也大大降低了與功耗相關(guān)的芯片故障,并在設(shè)計(jì)過(guò)程初期提供功耗的可預(yù)測(cè)性,促進(jìn)了IP復(fù)用。而基于SystemVerilog的“開放式驗(yàn)證方法學(xué)(Open Verification Methodology,OVM)”是Cadence最新一代的高速硬件加速與模擬技術(shù),Cadence Incisive功能驗(yàn)證及Encounter數(shù)字IC設(shè)計(jì)平臺(tái)等,都是Cadence低功耗解決方案的重要組成部分。CPF是可在設(shè)計(jì)初期詳細(xì)定義功耗架構(gòu)的標(biāo)準(zhǔn)化格式,因此在設(shè)計(jì)流程初期就可提供功耗的可預(yù)測(cè)性,這對(duì)降低日益增長(zhǎng)的設(shè)計(jì)成本及流片一次成功非常有利。將這種方法應(yīng)用于低功耗設(shè)計(jì),能降低風(fēng)險(xiǎn),將手動(dòng)調(diào)整的需要降到最低,使用強(qiáng)勁的驗(yàn)證方法,設(shè)計(jì)團(tuán)隊(duì)可以消除源自功能和結(jié)構(gòu)缺陷的芯片故障風(fēng)險(xiǎn),帶來(lái)更高的效率和更短的上市時(shí)間,主要是指通過(guò)在流程中減少迭代次數(shù),并控制芯片的重新投片,設(shè)計(jì)團(tuán)隊(duì)可以有效解決上市時(shí)間問(wèn)題。還有就是改進(jìn)的芯片質(zhì)量(QoS):通過(guò)流程初期易于使用的“假設(shè)”探索,設(shè)計(jì)師可以確定最理想的功率結(jié)構(gòu),以實(shí)現(xiàn)目標(biāo)規(guī)格。隨后,實(shí)現(xiàn)流程中的優(yōu)化引擎能夠?qū)r(shí)序、功率和面積目標(biāo)進(jìn)行最適當(dāng)?shù)臋?quán)衡。

從2007年伊始,圍繞針對(duì)低功耗IC設(shè)計(jì)的標(biāo)準(zhǔn),兩大EDA陣營(yíng)就展開了激烈競(jìng)爭(zhēng)。一方是由Cadence公司開發(fā),Si2(Silicon Integration Initiative)的低功耗聯(lián)盟(LPC)管理的CPF;而另一方則是由Synopsys、Mentor Graphics和Magma Design Automation公司支持的UPF。UPF和CPF都允許用戶在整個(gè)RTL-to-GDSII設(shè)計(jì)流程中定義功率設(shè)計(jì)意圖和約束條件,并且二者的實(shí)現(xiàn)方法也非常相似。

3.2 Cadence早期的低功耗專利

通過(guò)使用數(shù)據(jù)庫(kù)檢索得到Cadence降低功耗的專利共有34件,圖2為Cadence公司的低功耗設(shè)計(jì)專利的申請(qǐng)年份分布圖,以1999年為界限將專利分為兩個(gè)階段,在1999年之前僅有三件低功耗的專利;從1999年開始,關(guān)于低功耗專利的數(shù)量開始增加,除2004年以外,幾乎每年都有一定數(shù)量關(guān)于低功耗的專利,到了2006年,僅是EDA中低功耗技術(shù)的專利數(shù)量就達(dá)到8件,可見cadence公司在推廣低功耗技術(shù)解決方案的同時(shí),也開始進(jìn)行相關(guān)技術(shù)的專利布局。

1995年Cadence公司曾申請(qǐng)了三個(gè)關(guān)于EDA工具中降低功耗的專利,并于1997年獲得授權(quán),通過(guò)分析發(fā)現(xiàn)這三個(gè)專利的主要發(fā)明人相同,分別是Saldanha Alexander、McGeer Patrick,發(fā)明內(nèi)容近似。這三件專利都是優(yōu)化在門級(jí)電路綜合時(shí)對(duì)輸入端充電的功耗,所使用的功耗模型也相同,每個(gè)門電路輸出端的功耗與扇出的個(gè)數(shù)成正比。

專利US5649166的發(fā)明點(diǎn)在于設(shè)計(jì)一個(gè)仲裁選擇電路和一個(gè)仲裁門電路,該方案適用于有至少兩個(gè)主要輸入端的電路,仲裁門電路耦合到電路的主要輸出端,該電路耦合到輸入端,當(dāng)沖裁電路重新選擇時(shí),重要門電路則耦合到新的輸入端。專利號(hào)為US5696692的專利發(fā)明點(diǎn)是設(shè)計(jì)了一個(gè)條件選擇的電路,包括一個(gè)兩位的“或”樹,和一個(gè)與門,將與門耦合到“或”樹和主要輸入端。通過(guò)加入仲裁電路或者條件選擇電路的導(dǎo)通,控制晶體管的動(dòng)態(tài)功耗。專利號(hào)為US5682519的專利也是通過(guò)電路控制開關(guān)節(jié)點(diǎn)的功耗。

這三件專利十分相似,但是從不同的角度來(lái)控制電路中晶體管消耗的能耗,可見Cadence公司對(duì)這一技術(shù)的保護(hù)力度。

3.3 Cadence近年來(lái)的低功耗技術(shù)

1999年后Cadence申請(qǐng)的專利被劃分為近年來(lái)cadence的低功耗技術(shù),這些專利最大的特點(diǎn)在于數(shù)量多,內(nèi)容分布廣泛,通過(guò)UPC分布的雷達(dá)圖就能看出。發(fā)明點(diǎn)設(shè)計(jì)低功耗技術(shù)中的各方面,從系統(tǒng)級(jí)設(shè)計(jì)方法,到晶體管的功耗模型評(píng)估,從仿真到驗(yàn)證都有涉及。專利覆蓋的范圍與前面分析的Cadence公司正建立起一套完整的低功耗方案這一趨勢(shì)是吻合的。

4Synopsys的低功耗技術(shù)與專利

Synopsys的低功耗技術(shù)相對(duì)比較少,資料顯示Synopsys曾收購(gòu)了Avanti,和Synplicity公司,因此對(duì)這兩家公司的相關(guān)專利進(jìn)行檢索。共得到9件專利。

Synopsys的專利集中在多電壓、是否采用電源關(guān)斷、采用片上還是片外電源管理、低功耗IP的選擇等方面。在這階段的評(píng)估,一方面是通過(guò)對(duì)過(guò)往系統(tǒng)的評(píng)估經(jīng)驗(yàn),一方面可以通過(guò)快速原型設(shè)計(jì),對(duì)設(shè)計(jì)原型進(jìn)行功耗估算。

5Magma公司的低功耗技術(shù)與專利

MAGMA公司是唯一一家為客戶提供數(shù)字IC熱分析工具的供應(yīng)商,該工具集成在這家公司的Blast-Rail產(chǎn)品中。這些工具采用了一種可升級(jí)的多項(xiàng)式泄漏模型,可獲得片上溫度變化的精確讀數(shù)。用戶在全芯片級(jí)上確認(rèn)熱點(diǎn),并在工具判定熱點(diǎn)后進(jìn)行深入分析。通過(guò)檢索發(fā)現(xiàn),有四件相關(guān)專利,這些工具都采用了一種升級(jí)的多項(xiàng)式泄漏模型,可獲得片上溫度變化的精確讀數(shù)。用戶在全芯片級(jí)上確認(rèn)熱點(diǎn),并在工具判定熱點(diǎn)后進(jìn)行深入分析。

6結(jié)論

EDA中的低功耗設(shè)計(jì)技術(shù)越來(lái)越受到重視,通過(guò)專利我們發(fā)現(xiàn),幾乎所有關(guān)于EDA的低功耗專利都是2000年以后的,并日益增加,這主要是因?yàn)楝F(xiàn)在產(chǎn)品的設(shè)計(jì)周期短,上市時(shí)間要求緊迫,因此需要借助EDA工具中的低功耗設(shè)計(jì)方案來(lái)實(shí)現(xiàn)功耗的自動(dòng)優(yōu)化。由此可見,EDA廠商不僅僅提供的是設(shè)計(jì)工具,還需要根據(jù)客戶的設(shè)計(jì)需求提供問(wèn)題的解決方案。

根據(jù)專利的重要性可將專利分為:核心專利,重要專利、普通專利。所謂核心專利是指在某一領(lǐng)域占有重要地位,他人很難避開的專利保護(hù)范圍,具有很高的商業(yè)價(jià)值的專利;所謂重要專利是指在技術(shù)或者商業(yè)方面具有較高價(jià)值的專利。但是從EDA幾個(gè)占據(jù)主導(dǎo)地位的公司申請(qǐng)的低功耗專利來(lái)看,還沒(méi)有發(fā)現(xiàn)建立起戰(zhàn)略性的專利布局。

通過(guò)專利分析可知,不同低功耗技術(shù)的EDA支持沒(méi)有形成體系。因此,有效的低功率設(shè)計(jì)要求設(shè)計(jì)團(tuán)隊(duì)、IP供應(yīng)商以及工具和解決方案提供商之間展開協(xié)作。只有通過(guò)實(shí)施連貫一致的方法,并將這些方法運(yùn)用在供應(yīng)鏈賴以存在的整個(gè)工具領(lǐng)域,電子行業(yè)才能真正解決低功率設(shè)計(jì)所面臨的不斷增長(zhǎng)的挑戰(zhàn)。

作者簡(jiǎn)介

徐文苑,工業(yè)和信息化部軟件與集成電路促進(jìn)中心專利分析師,集成電路設(shè)計(jì)碩士,研究方向?yàn)槲⑻幚砥髟O(shè)計(jì),主要從事處理器技術(shù)領(lǐng)域的專利分析。

武曉島,工業(yè)和信息化部軟件與 集成電路促進(jìn)中心項(xiàng)目經(jīng)理,計(jì)算機(jī)應(yīng)用技術(shù)碩士,主要從事高端通用芯片技術(shù)領(lǐng)域的專利分析。

謝學(xué)軍,工業(yè)和信息化部軟件與集成電路促進(jìn)中心主任助理,微電子學(xué)與固體電子學(xué)專業(yè)博士,知識(shí)產(chǎn)權(quán)司法鑒定人。主持“IP評(píng)測(cè)及規(guī)范化技術(shù)研究”和“高端通用芯片知識(shí)產(chǎn)權(quán)分析”等多個(gè)國(guó)家級(jí)項(xiàng)目,重大專項(xiàng)嵌入式CPU知識(shí)產(chǎn)權(quán)評(píng)估組組長(zhǎng),在計(jì)算機(jī)體系結(jié)構(gòu)、IP核標(biāo)準(zhǔn)、知識(shí)產(chǎn)權(quán)深度分析和司法鑒定方面有研究。