基于FPGA的DDS快速跳頻參考源設(shè)計(jì)

中圖分類號(hào)：TP772 文獻(xiàn)標(biāo)識(shí)碼：A文章編號(hào)：2096-4706（2025）12-0032-05

Design of the DDS Fast Frequency Hopping Reference Source Based on FPGA

WANG Meng12， LIU Qin12， ZHAO Lei1.2 （1.Ceyear TechnologiesCo.，Ltd.，Qingdao，China; 2.Electronic Measuring Instrument Technology Innovation Centerof Shandong Province， Qingdao ，China）

Abstract： This paper proposes a design scheme of DDS fast frequency hopping reference source based on FPGA. A reference source is designed withahigh-stabilityOven-Controled Crystal Oscilltor（OCXO），asmallintegratedPLLchip LMX2572，andahigh-performance DDSchipAD9956as thecore，andtheDDS reference source isused todriveahighfrequencybroadbandfrequencysynthesizerbasedonaPLL.TheprincipleoftheDDSreferencesourceisintroduced，andthe generation of a reference signal with a frequency range of 50～100MHz ，a frequency resolution less than 0.005Hz， a frequency switching time shorter than 6O ns，and a single-sideband phase noise less than zisachieved.TheDDS referencesource designed bythisshemenotonlyhasthe advantages ofhighfrequencyresolution，low phase noise，smallsize， andlowpowerconsumption，butalsocanperfofastfrequencyhoppinginthre modesincudingsingletone，no-dwelllinear sweep，and linear sweep.

Keywords： PLL; FPGA; fast frequency hopping;DDS

0 引言

參考源作為基于PLL的高頻寬帶頻綜的關(guān)鍵部件，廣泛應(yīng)用于矢量信號(hào)發(fā)生器、移動(dòng)通信裝置、雷達(dá)、矢量網(wǎng)絡(luò)分析儀、半導(dǎo)體測試機(jī)等電子系統(tǒng)H，傳統(tǒng)基于PLL的高頻寬帶頻綜[多采用固定頻率參考源，不僅頻率分辨率較低，相噪也較差。為實(shí)現(xiàn)基于PLL的高頻寬帶頻綜的相位噪聲、頻率分辨率和頻率切換時(shí)間等關(guān)鍵指標(biāo)，可以采用DDS作為參考源，選取具有高頻率分辨率、低DAC輸出相噪和高時(shí)鐘速度的DDS芯片AD9956，并用它設(shè)計(jì)基于FPGA控制的DDS參考源，該DDS參考源既可為基于PLL的高頻寬帶頻綜提供固定頻率的點(diǎn)頻參考信號(hào)，也可為基于PLL的高頻寬帶頻綜提供快速線性掃描的參考信號(hào)，使DDS參考源 +PLL 高頻寬帶頻綜兼具高分辨率和寬頻帶[3的特點(diǎn)，可廣泛應(yīng)用于電子系統(tǒng)的小型化頻綜中。

1DDS參考源驅(qū)動(dòng)PLL基本原理介紹

1.1 DDS參考源驅(qū)動(dòng)單環(huán)PLL

DDS參考源 + 單環(huán)PLL寬帶頻綜的結(jié)構(gòu)框圖如圖1所示，其中DDS參考源用來產(chǎn)生單環(huán)PLL的參考信號(hào) F_ref ，單環(huán)PLL是一種用于實(shí)現(xiàn)輸出信號(hào) F_o 和參考信號(hào) F_ref 的頻率、相位同步的反饋控制電路。單環(huán)PLL主要由寬帶VCO、功分器、 N 分頻器、鑒頻鑒相器（PFD）和環(huán)路濾波器（LPF）組成，寬帶VCO的輸出信號(hào) F_o 經(jīng)功分器和 N 分頻器后產(chǎn)生PFD的反饋信號(hào) F_fb ，PFD對輸入?yún)⒖夹盘?hào) F_ref 和反饋信號(hào) F_fb 進(jìn)行相位比較，若兩者存在誤差，則PFD會(huì)輸出代表相位誤差的電流信號(hào)CP，經(jīng)環(huán)路濾波器（LPF）對CP中的高頻成分和遠(yuǎn)端噪聲進(jìn)行濾波后，產(chǎn)生寬帶VCO的調(diào)諧電壓 V_t ，寬帶VCO根據(jù)調(diào)諧電壓 V_t 調(diào)整其輸出信號(hào)的頻率，直到參考信號(hào) F_ref 和反饋信號(hào) F_fb 頻率、相位達(dá)到鎖定狀態(tài)，此時(shí)DDS參考源 + 單環(huán)PLL寬帶頻綜鎖定。

1.2 DDS參考源驅(qū)動(dòng)多環(huán)PLL

DDS參考源 + 多環(huán)PLL寬帶頻綜的結(jié)構(gòu)框圖如圖2所示，其中DDS參考源用來產(chǎn)生多環(huán)PLL的參考信號(hào) F_ref ，多環(huán)PLL通常由VCO主環(huán)和取樣本振環(huán)組成，VCO主環(huán)包含寬帶VCO、功分器， N 分頻器、射頻開關(guān)、混頻器、鑒頻鑒相器（PFD）和環(huán)路濾波器（LPF）等器件。多環(huán)PLL基于PFD、LPF和寬帶VCO，通過分頻模式和取樣模式的協(xié)同工作，使DDS參考源 + 多環(huán)PLL寬帶頻綜的輸出信號(hào) F_o 鎖定到與參考信號(hào) F_ref 相關(guān)的頻點(diǎn)。多環(huán)PLL的分頻模式用于初始調(diào)諧，此模式相位噪聲指標(biāo)較差，而取樣模式通過在反饋回路引入取樣下混頻，降低了反饋回路分頻比，可獲得更低的近端相位噪聲。

圖1 DDS+ 單環(huán)PLL寬帶頻綜結(jié)構(gòu)框圖

DDS參考源系統(tǒng)中恒溫晶振產(chǎn)生 100MHz 參考信號(hào)，此信號(hào)經(jīng)LPF濾波后進(jìn)入集成了VCO、鑒相器和 N 分頻器PLL芯片LMX2572，利用FPGA對LMX2572進(jìn)行控制，使LMX2572輸出一個(gè)400MHz 參考信號(hào)，此參考信號(hào)經(jīng)聲表濾波器濾波后作為AD9956的參考輸入信號(hào)，利用FPGA對AD9956進(jìn)行控制，使AD9956輸出 50～100MHz 的信號(hào)，此信號(hào)再經(jīng)變壓器、LPF和放大器[4后，產(chǎn)生DDS參考源系統(tǒng)的輸出信號(hào)。

2.1參考時(shí)鐘單元設(shè)計(jì)

參考時(shí)鐘單元用于產(chǎn)生AD9956的 400MHz 參考輸入信號(hào)，為提高AD9956輸出信號(hào)的相噪和雜散指標(biāo)，選用高穩(wěn)超低相噪的恒溫晶振（OCXO）和低相噪的寬帶頻率合成器LMX2572。LMX2572內(nèi)部集成VCO的輸出頻率高達(dá) 6.4GHz ，利用外部環(huán)路濾波器和內(nèi)部輸出通路整數(shù) N 分頻器可輸出 400MHz 信號(hào)。

圖2 DDS+ 多環(huán)PLL寬帶頻綜結(jié)構(gòu)框圖

圖3DDS參考源系統(tǒng)結(jié)構(gòu)框圖

圖4DDS結(jié)構(gòu)框圖

LMX2572環(huán)路濾波器的設(shè)計(jì)會(huì)影響參考時(shí)鐘單元的雜散抑制、頻率切換時(shí)間、相噪[5等指標(biāo)，設(shè)計(jì)LMX2572環(huán)路濾波器為三階無源低通濾波器，環(huán)路帶寬約 30kHz ，可以有效降低LMX2572的帶外雜散，提高相噪指標(biāo)。

2.2 DDS單元設(shè)計(jì)

DDS由系統(tǒng)時(shí)鐘 f_s 、相位累加器、相幅轉(zhuǎn)換器和D/A轉(zhuǎn)換器[組成，如圖4所示。相位累加器在系統(tǒng)時(shí)鐘 f_s 的驅(qū)動(dòng)下，以頻率控制字 f_c 為步進(jìn)進(jìn)行相位累加，相位累加器輸出的值和相位控制字 p_o 求和得到相位值，相位控制字 p_o 主要用于控制輸出信號(hào) f_out 的初始相位[。相幅轉(zhuǎn)換器會(huì)根據(jù)相位值輸出相應(yīng)的數(shù)字幅值，數(shù)字幅值經(jīng)DAC轉(zhuǎn)換為模擬信號(hào) f_out 后輸出。

AD9956是一款高性能DDS芯片，具有高分辨率、低相噪和低雜散特點(diǎn)，其 51.84MHz@100Hz 的殘余相位噪聲為 -125dBc/Hz ，AD9956在輸出 80MHz 時(shí)的窄帶無雜散動(dòng)態(tài)范圍為 -85dBc 。DDS單元輸出通路上的低通濾波器采用高階橢圓低通濾波器[8]，截止頻率設(shè)計(jì)為約 120MHz ，可以很好地抑制AD9956輸出信號(hào)的雜散。

3DDS參考源系統(tǒng)的控制設(shè)計(jì)

3.1 LMX2572控制設(shè)計(jì)

LMX2572是一款小型集成化PLL芯片[3，功率僅 0.25W ， 6.4GHz 載波時(shí)的相噪可達(dá) -106dBc/ ，頻率切換時(shí)間低于 20μs 。如圖5所示，LMX2572內(nèi)部集成了寬帶VCO、鑒相器、反饋 N 分頻器、輸出分頻器等器件，可輸出 0.0125～6.4 GHz的射頻信號(hào)。

圖5LMX2572功能框圖

參考源系統(tǒng)的總體控制方案基于ARM+FPGA的多處理器硬件架構(gòu)，ARM通過系統(tǒng)總線與FPGA進(jìn)行交互。如圖6所示，在上位機(jī)進(jìn)行簡單的操作，就能利用FPGA對LMX2572內(nèi)部的各寄存器進(jìn)行配置，實(shí)現(xiàn)LMX2572輸出頻率和輸出功率的改變。

圖6LMX2572控制設(shè)計(jì)框圖

LMX2572內(nèi)部集成VCO輸出信號(hào)頻率的公式為：

f_vco=f_pd（N_pLL+N_frac）

其中， f_pd 表示鑒相器的鑒相頻率[]，由 100MHz 參考輸入經(jīng)LMX2572內(nèi)部2倍頻得到 200MHz 的鑒相頻率。 N_pLL 表示鎖相環(huán)整數(shù)分頻比[10]， N_frac 表示小數(shù)分頻比，通過FPGA配置相應(yīng)的寄存器，取整數(shù)分頻比 N_pLL 為32，小數(shù)分比 N_frac 為0，則LMX2572內(nèi)部集成VCO的輸出信號(hào)頻率為 6.4GHz ，此信號(hào)經(jīng)LMX2572內(nèi)部通道分頻器進(jìn)行16分頻，再經(jīng)輸出緩沖器調(diào)節(jié)功率后，輸出AD9956所需的 400MHz 參考輸入信號(hào)。

AD9956的輸入功率范圍是 -10～4dBm 為了使LMX2572輸出的 400MHz 信號(hào)的功率滿足AD9956輸入功率范圍要求，可以通過FPGA配置LMX2572的R44寄存器中功率控制字的字段OUTX_PWR來實(shí)現(xiàn)，OUTXPWR取值范圍為 0～63 ，功率控制字OUTX_PWR的值越大，LMX2572的輸出功率越大，取功率控制字OUTX_PWR為31，可設(shè)置LMX2572輸出 400MHz ，參考信號(hào)的功率約為 3dBm 。

3.2 AD9956控制設(shè)計(jì)

基于FPGA的AD9956控制設(shè)計(jì)框圖如圖7所示，利用FPGA對AD9956內(nèi)部的各寄存器進(jìn)行配置，可實(shí)現(xiàn)單音模式和掃描模式的選擇。AD9956輸出的兩路信號(hào)經(jīng)變壓器、LPF、放大器后作為參考源系統(tǒng)的輸出。

圖7AD9956控制設(shè)計(jì)框圖

AD9956輸出信號(hào)頻率的公式為：

其中， f_s 表示AD9956的參考輸入信號(hào)頻率，取f_s 為 400MHz 。FTW是頻率控制字， N 表示FTW的位數(shù)， N=48 。當(dāng)FTW取1時(shí)，可得AD9956的最小頻率分辨率 1.42μHz ，優(yōu)于寬帶PLL參考源分辨率 0.005Hz 的指標(biāo)要求。AD9956內(nèi)部具有8個(gè)相位／頻率控制寄存器，可以通過FPGA控制AD9956的PS0、PS1、PS2引腳來選擇相應(yīng)的相位/頻率控制寄存器[]。每個(gè)寄存器具有14-bit的相位控制字和48-bit的頻率控制字，可以通過SPI線對選定的相位/頻率控制寄存器進(jìn)行配置，并發(fā)出I/OUPDATE指令，實(shí)現(xiàn)改變AD9956的輸出信號(hào)。

AD9956具有三種工作模式：單音模式、線性掃描無停頓模式和線性掃描模式?？梢酝ㄟ^FPGA控制AD9956的寄存器CFR1來選擇AD9956的工作模式。當(dāng) CFR1lt;17gt;=0 ，AD9956進(jìn)入單音模式，輸出頻率和FTW的值對應(yīng)，可通過改變FTW的值來改變AD9956的輸出信號(hào)頻率。當(dāng) CFR1lt;17gt;=1 、CFR1lt;16gt;=0 時(shí)，AD9956進(jìn)入線性掃描模式，頻率累加器將AD9956的輸出信號(hào)頻率從編程的高頻斜坡下降到低頻，或從低頻斜坡上升到編程的高頻，如圖8所示。當(dāng) CFR1lt;17gt;=1 、 CFR1lt;16gt;=1 時(shí)，AD9956進(jìn)入線性掃描模式無停頓模式，頻率累加器[12]將AD9956的輸出信號(hào)頻率從編程的低頻斜坡上升到編程的高頻，達(dá)到高頻后，累加器直接返回低頻，而不是斜坡下降，如圖9所示。

圖8參考源線性掃描模式輸出

圖9參考源線性掃描無駐留模式輸出

4 結(jié)果與分析

將基于FPGA的DDS快速跳頻參考源應(yīng)用于高頻寬帶PLL中，實(shí)現(xiàn)點(diǎn)頻模式和線性掃描模式參考信號(hào)輸出。利用信號(hào)/頻譜分析儀對DDS參考源點(diǎn)頻模式輸出的信號(hào)進(jìn)行測試，相噪結(jié)果如圖10所示，可以看出DDS參考源輸出信號(hào)載波為 100MHz 時(shí)，其相噪為 -122dBc/Hz@1kHz利用信號(hào)/頻譜分析儀對DDS參考源線性掃描模式的輸出信號(hào)進(jìn)行測試，結(jié)果如圖11所示，可以看出參考源能輸出 50～100MHz 頻率范圍的信號(hào)。利用示波器對DDS參考源的頻率切換時(shí)間測試，結(jié)果如圖12所示，參考源從 50MHz 切換到 100MHz 的時(shí)間約為 59ns 。

圖10參考源100MHz點(diǎn)頻相位噪聲

圖11參考源線性掃描輸出

圖12參考源從50MHz切換到100MHz

5結(jié)論

設(shè)計(jì)的基于FPGA的DDS快速跳頻參考源能夠輸出 50～100MHz 點(diǎn)頻參考信號(hào)和掃頻參考信號(hào)，該參考源具有高分辨率、高精度、快速跳頻和低相噪等優(yōu)點(diǎn)?？梢酝ㄟ^FPGA改變LXM2572鎖相環(huán)分頻比和功率控制字、AD9956頻率控制字等參數(shù)，使參考源輸出一系列快速跳頻的信號(hào)，為基于PLL的高頻寬帶頻綜提供高質(zhì)量的參考輸入，該基于FPGA的DDS參考源還具有較小體積和較低功率特點(diǎn)，便于集成到小型化DDS+PLL頻綜中。

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作者簡介：王蒙（1988一），男，漢族，黑龍江綏化人，工程師，碩士研究生，研究方向：電子測量儀器、微波信號(hào)發(fā)生技術(shù)。