基于低功耗FPGA芯片的數(shù)字控制電路設計

中圖分類號：TN711；TN713 文獻標識碼：A 文章編號：2096-4706（2025）08-0029-05

Abstract：Digital control circuits constitute one of the components of the radar receiver system. Under the same functionaldesign，inordertorducethepowerconsumptionofthecoredeviceFPGAofthedigitalcontrolcircuitwithnthefull temperaturerange，thedesignofthedigitalcontrolcircuit isoptimized.Comparativedesignsareconductedfordomestic FPGA devices JFM7K325T and JFMK50T4.It can beobtained that the power consumption of JFM7K325T at normal temperature isapproximately 2 . 3 W ，and within the full temperature range （-40 to ），the power consumption reaches1.9 to 8 W， and the maximum current required bythecorevoltageis2A.Thepowerconsumptionof JFMK5OT4 atroom temperature is only 1.175 W， and the maximum power consumption reaches 2 . 8 W within the full temperature range. Under the same environmental temperature，the power consumption is decreased by 1 / 2 to 3/4.The power supply design， thermal design，and spatial design of the chips are significantly reduced， and the cost of a single chip can also be lowered by 2/3.

Keywords： domesticization; FPGA; low power consumption; digital control circuit

0 引言

雷達接收機系統(tǒng)中數(shù)字控制電路常用的FPGA芯片為Xilinx公司的XCK325T（以下簡稱K7），其優(yōu)點包括IO資源豐富、高速口通道多、體積合理。而在當前國產(chǎn)化背景下[1]，對標Xilinx公司K7的為復旦微電子公司的FPGA芯片 J F M7 K3 2 5 T 。經(jīng)實測，其常溫下功耗為 5 ～ 8 W ，在高低溫環(huán)境下，其內(nèi)核電源電壓所需電流會增加到常溫的2～3倍，輔助電源電壓所需電流會增加到常溫的 1 . 5 ～ 2 倍，總功耗增加1倍[2]。在此背景下，對數(shù)字控制的功耗冗余、元器件散熱以及器件穩(wěn)定性等性能要求更高[3]。

本文選用的國產(chǎn)FPGA芯片為復旦微電子公司JFMK50系列的 ，驗證結果表明，在同等應用條件和使用功能下，其低功耗特性可有效降低給FPGA供電電源芯片性能要求、器件成本及板上使用面積，以及器件響應時間。

1國產(chǎn)器件調(diào)研與選型

2023年，經(jīng)調(diào)研，海外廠商Xilinx、Intel、Lattice、Microchip位居世界前四[5]，遙遙領先。而在當前國產(chǎn)化背景下，經(jīng)過調(diào)研與比對，國內(nèi)FPGA廠商主要有：紫光同創(chuàng)、復旦微電子、高云GOWIN、華微、京微齊力、上海安路等。通過對比選型，其中復旦微電子公司成立時間較早，成立于1998年，該公司正向研發(fā)設計實力雄厚，開發(fā)工具可完全嵌套Xilinx公司的開發(fā)工具VIVADO，采用業(yè)內(nèi)先進的CMOS工藝制程，其 2 8 n m 芯片是國內(nèi)最早研制成功的億門級芯片[。

本文選用的復旦微電子公司的JFMK50系列FPGA芯片JFMK50T4-N，其特點為低功耗、低成本、小尺寸封裝，可靈活配置組合編程資源，具備實現(xiàn)輸入輸出接口、通用數(shù)字邏輯、存儲器、時鐘管理、數(shù)字信號處理等多種功能[]，同時提供豐富的專用時鐘與布線資源，便于實現(xiàn)高速、復雜的數(shù)字邏輯電路，在數(shù)據(jù)中心、人工智能、自動駕駛、工業(yè)控制、信息處理、儀表測量等領域廣泛應用[8-9]。

JFMK50T4-N（以下簡稱A7）芯片內(nèi)部包含可用于實現(xiàn)數(shù)字邏輯控制和分布式RAM的CLB模塊，還包含BlockRAM、DSP、I/O、MMCM、GTX等可編程邏輯模塊，可以方便地實現(xiàn)可編程邏輯控制應用[10]

2數(shù)字控制電路總架構

數(shù)字控制電路是雷達接收機系統(tǒng)的核心電路[1]，接收機的核心為ADC模塊，負責將模擬信號轉(zhuǎn)換為數(shù)字信號，然后由數(shù)字接口傳遞給FPGA進行處理，本文主要研究的是接收機數(shù)字控制電路[12]。雷達接收機系統(tǒng)前端鏈路如圖1所示，其主要由天線、射頻分機、中頻分機、信號處理機組成，天線負責接收所需工作范圍內(nèi)的工作信號，將接收的電磁波轉(zhuǎn)換為電信號傳達給射頻分機；射頻分機將工作信號的頻率進行放大、變頻后傳輸給中頻分機，中頻分機再將工作信號的頻率進行下一步的放大、變頻，模數(shù)轉(zhuǎn)換后，回傳數(shù)據(jù)給信號處理機，并接收信號處理機給出的控制指令，對射頻分機、中頻分機進行一系列的控制及數(shù)據(jù)處理，中頻分機的數(shù)據(jù)處理及控制等功能，均由數(shù)字控制電路完成。以FPGA為核心的數(shù)字控制電路包含在中頻分機，本文著重研究數(shù)字控制電路部分。

FPGA作為數(shù)字控制電路關鍵器件，其可響應信號處理機給的一系列指令，做出相應處理后，將檢測的中頻分機、射頻分機的信號數(shù)據(jù)經(jīng)解算、處理后回傳給信號處理機[13]，其系統(tǒng)架構如圖2所示。

圖2中，A7需要晶振提供參考時鐘，晶振的頻率為 1 0 M H z ，這是控制電路的工作來源。在此基礎上，A7還需要配置FLASH進行程序存儲，防止掉電后丟失控制程序，A7還對接收機系統(tǒng)中的中頻分機、射頻分機模擬鏈路進行電源管理，在中頻分機、射頻分機需要工作的時候進行加電、斷電管理。A7還對中頻分機進行一系列處理及回傳數(shù)據(jù)給信號處理機，主要包括：分機內(nèi)部的時序控制、工作信號頻點跳頻、工作信號采樣、工作信號幅度檢波、分機內(nèi)部溫度檢測及上報、工作信號增益的溫度補償、工作信號增益補償?shù)取?/p>

A7還具備對射頻分機回傳的接收信號及數(shù)據(jù)進行時序控制、讀取并上報射頻分機的溫度檢測和幅度檢測的功能。A7與信號處理機之間的通信采用速率較快的串口進行通信，該通信速率滿足雷達接收機系統(tǒng)的通信速率要求，大約為10Mbit/s。

3 芯片A7上電順序設計

為了保持A7在上電時的電流達到最小，正常工作時保證低功耗性能，其工作時必須確保滿足一定的上電順序。芯片A7所需的加電電壓為VCCCORE（1.0 V）、VCCHRAM（1.0V）、VCCSUP（1.8V）、VCCP（3.3V），其上電順序為：VCCCORE（內(nèi)核電壓）、VCCHRAM（RAM塊電壓）、VCCSUP（輔助電壓）、VCCP（I/O電壓）。為保證耐壓風險，其中VCCP必須保持推薦的上電順序，且VCCCORE和VCCHRAM可以合并供電 1 . 0 V 。本設計中不涉及高速通道的GTX收發(fā)器，故不存在UHSTVCC、UHSTVTT供電順序。如圖3所示，本文采用江蘇展芯公司的電源芯片XC98321、XC9884給芯片A7供電。本設計方法中，選用的電源芯片XC98321為DCDC開關電源，具有雙路電壓輸出，其中一路的同步整流電路可輸出2.5A平均電流，輸出電壓范圍為 ，輸出電壓誤差為± 1 . 8 5 % ，并且具有完善的保護功能，包括短路保護、熱保護和峰值電流保護，保證了工作的可靠性。選用的展芯公司的電源芯片XC9884，可同步整流輸出4A平均電流，它帶有輸出電壓狀態(tài)指示腳PG腳，可進行上電指示。同時，XC98321、XC9884存在固有的轉(zhuǎn)換時間（約為 1 0 m s 、 1 2 m s ），保證了A7嚴格的供電順序。

4A7芯片配置設計

芯片A7有7種配置模式，本文選擇主串配置模式，其電路如圖4所示，還包括A7的下載及引導程序電路。其中，TCK、TMS信號端需上拉 1 0 kΩ 電阻，保證了無Cable信號接入時，信號維持高電平；C2、C3處的 0 . 1 μ F 和 2 2 μ F 電容是為了濾除電源端會引入的紋波雜散，L1、L2處磁珠的作用是抑制電路中的高頻噪聲，CCLK信號必須走 5 0 Ω 匹配阻抗。同時，該芯片采用JTAG配置模式進行在線調(diào)試，JTAG配置模式比其他配置模式優(yōu)先級都高，JTAG接口為業(yè)內(nèi)標準接口，但A7芯片下載器的接口為插針式接口，使用不便，故使用X6下載口進行轉(zhuǎn)換，X6的作用是將下載器的JTAG接口變?yōu)闃I(yè)內(nèi)常用的電氣接口矩形連接器進行連接。本設計選用的是9芯的矩形連接器進行轉(zhuǎn)換，該矩形連接器既保證了JTAG接口的標準通信，又保證了下載程序接口的通用性。

5 配置芯片電路設計

選用的FPGA配置芯片是EFM25F128A，是一款串行SPIFlash存儲器，屬于非揮發(fā)性存儲器，可多次讀出與寫入，具有在器件的電源掉電之后，仍舊能存儲數(shù)據(jù)信息的強大特點。該芯片體積小，工作時鐘頻率高，讀寫及引導速度快，可靠性高，擦寫次數(shù)可達1萬次，數(shù)據(jù)可保存20年，支持低功耗模式，典型待機電流為 1 μ A ，典型活動電流為 1 2 m A ，工作模式選用主四口SPI配置模式，硬件原理圖如圖5所示。其最大讀寫速度可達 3 3 M H z ，通過實際測試，將工作時鐘設置為 2 2 M H z 時，該時鐘范圍合理，留有空間，其板上引導程序時間約為 2 s ，遠小于系統(tǒng)要求響應時間。

6A7上電時間及工作電流實測結果

A7實測上電時間如圖6所示，VCCCORE和VCCHRAM的上電時間為 1 7 . 5 m s ，VCCSUP的上電時間為 2 2 . 2 m s ，VCCP的上電時間為 2 4 m s ， + 5 Δ V 電壓上電時間為 3 3 m s ，晚于A7上電時間，滿足器件本身設計要求。

A7與K7的常溫功耗對比如表1所示，由表1數(shù)據(jù)可得，進行同等要求的控制、時序、回傳數(shù)據(jù)等同等功能設計時，常溫環(huán)境下，K7的工作電壓

VCCINT和VCCBRAM的電流為 1 5 6 m A ，VCCAUX的電流為 ，VCCO1和VCCO2的電流分別為 4 5 0 m A ， 5 0 m A ；A7的工作電壓VCCCORE和VCCHRAM的電流為 5 7 m A ，VCCSUP的電流為8 4 m A ，VCCP的電流為 2 9 3 m A 。因此，A7功耗僅為1.175W，而K7為 2 . 3 0 6 W ，K7功耗是A7的2倍。全溫范圍內(nèi)，板上供電電壓為 1 2V ，其實測電流如表2所示，由表2可得，供電電壓為 1 2V 時，K7全溫功耗為 1 . 9 ～ 8 . 0 W ，A7全溫功耗為 0 . 9 ～ 2 . 8 W 。

由此可得，在控制及通信條件同等滿足的情況下，A7與K7相比，A7可降低功耗 1 / 2 ～ 3 / 4 ，滿足了接收機系統(tǒng)低功耗的要求，降低了工作電流、空間占用、板上面積、熱損耗等，提高了電路的響應速率及縮短了程序引導時間，為低功耗數(shù)字控制電路提供了更優(yōu)的設計方案。此外，單只JFMK50T4的價格約為JFM7K325T的1/3，價格成本優(yōu)勢明顯。

7結論

數(shù)字控制電路作為雷達接收機系統(tǒng)中的重要組成部分，本文以低功耗Artix-7FPGA為核心器件，搭載了高速率編解碼器EFM25F128A及高速率AD轉(zhuǎn)換器等器件，設計了一個工作效率較高、響應迅速的電源電路，嚴格保證了控制電路的上電時序及功耗。

本文提出的一種基于低功耗FPGA的硬件數(shù)字電路架構，具有簡單靈活、可靠有效、成本低廉等應用優(yōu)勢，解決了低功耗、低熱耗、低成本、響應快等問題，系統(tǒng)工作穩(wěn)定可靠，反應速度快，具有較高的應用價值和使用前景。

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作者簡介：徐亞維（1991一），女，漢族，雅安人，工程師，碩士，研究方向：雷達控制電路設計。