異步六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)與實(shí)現(xiàn)

摘 要：【目的】在數(shù)字電子技術(shù)的教學(xué)中，集成計(jì)數(shù)器的設(shè)計(jì)是教學(xué)的重點(diǎn)和難點(diǎn)。為了便于學(xué)生快速準(zhǔn)確地完成計(jì)數(shù)器的設(shè)計(jì)，加強(qiáng)設(shè)計(jì)思維的訓(xùn)練，設(shè)計(jì)了六十進(jìn)制異步級聯(lián)加計(jì)數(shù)器。【方法】選用集成計(jì)數(shù)器74LS161D，采用反饋預(yù)置法和組合邏輯電路的設(shè)計(jì)方法。首先，按照時(shí)序電路設(shè)計(jì)步驟獲得異步六十進(jìn)制電路圖；其次，利用Multisim10.0軟件進(jìn)行仿真，并對運(yùn)行結(jié)果記錄和分析；最后，在實(shí)驗(yàn)室的數(shù)字電子技術(shù)實(shí)驗(yàn)臺上進(jìn)行實(shí)物操作，進(jìn)一步驗(yàn)證該設(shè)計(jì)在實(shí)踐中運(yùn)行的穩(wěn)定性、正確性、可靠性?！窘Y(jié)果】實(shí)驗(yàn)結(jié)果表明，該六十進(jìn)制計(jì)數(shù)器電路符合設(shè)計(jì)要求，運(yùn)行穩(wěn)定可靠?！窘Y(jié)論】通過Multisim10.0進(jìn)行仿真分析并設(shè)計(jì)電路，保證了實(shí)物實(shí)驗(yàn)順利進(jìn)行，提高了設(shè)計(jì)效率，降低了故障發(fā)生概率，加強(qiáng)了學(xué)生對設(shè)計(jì)過程的理解，激發(fā)了學(xué)生對設(shè)計(jì)計(jì)數(shù)器的興趣。

關(guān)鍵詞：集成計(jì)數(shù)器74LS161；設(shè)計(jì)；六十進(jìn)制異步計(jì)數(shù)器；仿真；實(shí)踐

中圖分類號：TN79" " "文獻(xiàn)標(biāo)志碼：A" " "文章編號：1003-5168（2024）09-0005-04

DOI：10.19968/j.cnki.hnkj.1003-5168.2024.09.001

Design and Implementation of Asynchronous Sexagesimal Counter

SHI Zhanhua

（Department of Physics and Hydropower Engineering， Gansu Normal University for Nationalities，Hezuo 747000， China ）

Abstract： [Purposes] In the teaching of digital electronic technology， the design of integrated counter is the focus and difficulty of teaching. In order to make students complete the counter design quickly and accurately， this paper uses the integrated counter 74LS161D to design the sexagesimal asynchronous plus counter. [Methods] Using the design method of feedback preset method and combinational logic circuit method，F(xiàn)irst， the asynchronous sexagesimal circuit diagram is obtained according to the sequential circuit design step， and then the Multisim10.0 software platform is used to simulate， Record and analyze the operating results in accordance with the design requirements; Finally， physical experimental analysis was conducted on the digital electronic technology experimental platform in the laboratory to further verify the stability， correctness， and reliability of the design in practical operation.[Findings] The experimental results show that the designed sexagesimal counter circuit meets the design requirements. [Conclusions] The simulation analysis and circuit design are carried out by Multisim10.0， which ensures the smooth progress of the physical experiment， improves the design efficiency， reduces the probability of failure， strengthens the students' understanding of the design process， and stimulates the students'interest in designing the counter.

Keywords： the integrated counter74LS161; design; sexagesimal asynchronous counter; simulation; practice

0 引言

計(jì)數(shù)器在居民的日常生活中應(yīng)用廣泛，例如數(shù)字鐘、秒表、定時(shí)器等［1］。在數(shù)字系統(tǒng)中，計(jì)數(shù)器是一種用途最為廣泛的基本部件，可以用來計(jì)數(shù)、對脈沖分頻、構(gòu)成時(shí)間分配器或時(shí)序發(fā)生器、執(zhí)行數(shù)字運(yùn)算［2］，是用來累計(jì)和寄存輸入脈沖個(gè)數(shù)的時(shí)序邏輯部件［3］。通常集成計(jì)數(shù)器可分為BCD碼十進(jìn)制計(jì)數(shù)器和四位二進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器的功能比較完善，不僅可以自擴(kuò)展，而且可以通過級聯(lián)的方式擴(kuò)展成任意進(jìn)制的計(jì)數(shù)器，甚至可以以計(jì)數(shù)器為核心器件，輔以其他組件實(shí)現(xiàn)時(shí)序電路的設(shè)計(jì)。本研究以四位二進(jìn)制計(jì)數(shù)器74LS161為核心，以多諧振蕩電路、若干與門、顯示譯碼器為輔助組件，設(shè)計(jì)了異步六十進(jìn)制計(jì)數(shù)器。首先，按照嚴(yán)格的時(shí)序電路設(shè)計(jì)原理和邏輯電路設(shè)計(jì)方法，得出六十進(jìn)制計(jì)數(shù)器電路原理圖；其次，基于Multisim10.0軟件仿真平臺，并根據(jù)設(shè)計(jì)原理圖，選用虛擬器元器件構(gòu)建仿真電路并運(yùn)行。仿真結(jié)果表明，該仿真電路設(shè)計(jì)正確；最后，通過數(shù)字實(shí)驗(yàn)技術(shù)平臺進(jìn)行實(shí)物驗(yàn)證，進(jìn)一步證實(shí)了設(shè)計(jì)的正確性。通過將虛擬實(shí)驗(yàn)與實(shí)物實(shí)驗(yàn)相結(jié)合，進(jìn)一步證實(shí)了該設(shè)計(jì)的實(shí)踐可靠性。從理論到虛擬再到實(shí)踐，顯然，虛擬仿真在理論和實(shí)踐中起到橋梁作用。仿真運(yùn)行的動態(tài)效果，能激發(fā)學(xué)生對電路設(shè)計(jì)方面的學(xué)習(xí)興趣，活躍課堂氛圍，進(jìn)而提高學(xué)習(xí)效率。同時(shí)也體現(xiàn)了新工科背景下，數(shù)字電子技術(shù)理論的教學(xué)模式［3］。在時(shí)序電路設(shè)計(jì)原理的基礎(chǔ)上，個(gè)位計(jì)數(shù)器的脈沖信號由多諧振蕩器構(gòu)成的脈沖產(chǎn)生電路提供，通過十位計(jì)數(shù)器的脈沖信號輸入變量與個(gè)位計(jì)數(shù)器的脈沖信號輸出變量所構(gòu)成的邏輯函數(shù)關(guān)系，由組合邏輯電路實(shí)現(xiàn)十位計(jì)數(shù)器的脈沖信號輸入。

1 多諧振蕩器組成脈沖產(chǎn)生電路

多諧振蕩器是一種無穩(wěn)態(tài)電路，在接通電源后，無須外加觸發(fā)信號，電路狀態(tài)就能發(fā)生變換，產(chǎn)生矩形波的輸出。由江曉安等［3］可知，該輸出端接在計(jì)數(shù)器的脈沖信號輸入端。

2 基于74LS161D集成芯片的六十進(jìn)制加計(jì)數(shù)器設(shè)計(jì)

集成計(jì)數(shù)器74LLS161D是同步四位二進(jìn)制可預(yù)置計(jì)數(shù)器，由Cr為清零控制端，LD、P、T為使能端，A、B、C、D為置數(shù)端，Q為輸出端，OC為進(jìn)位輸出端組成，其邏輯功能見表1。

2.1 確定狀態(tài)遷移關(guān)系

74LS161D計(jì)數(shù)器有16個(gè)狀態(tài)，六十進(jìn)制計(jì)數(shù)器有60個(gè)狀態(tài)，因此需要使用2片74LS161集成芯片。為了能清晰地顯示脈沖的計(jì)數(shù)個(gè)數(shù)，故選用十進(jìn)制數(shù)碼0～9對應(yīng)的十個(gè)狀態(tài)。計(jì)數(shù)個(gè)數(shù)為0～59，因此個(gè)位集成芯片74LS161D狀態(tài)為0 000～1 001，共10個(gè)狀態(tài)；十位集成芯片74LS161D狀態(tài)為0 000～0 101，共6個(gè)狀態(tài)。2個(gè)芯片狀態(tài)遷移到最后一個(gè)狀態(tài)，就要返回到第一個(gè)狀態(tài)0 000，因此，確定QDQCQBQA與反饋預(yù)置端LD的函數(shù)關(guān)系分別見式（1）、式（2）。另外十位芯片的狀態(tài)每遷移一次必須等到個(gè)位芯片的狀態(tài)遷移到1 001的最后一個(gè)狀態(tài)時(shí)，再來一個(gè)下降沿，才會動作，即十位芯片CP2與個(gè)位芯片輸出端函數(shù)關(guān)系見式（3）。因此，該六十進(jìn)制加計(jì)數(shù)器為異步級聯(lián)計(jì)數(shù)器［4］。

個(gè)位芯片預(yù)置端LD與其輸出端QDQCQBQA的邏輯表達(dá)式，即反饋函數(shù)，見式（1）。

[LD=QDQA] （1）

十位芯片預(yù)置端LD與其輸出端QDQCQBQA的邏輯表達(dá)式，即反饋函數(shù)，見式（2）。

[LD=QCQA]" （2）

十位芯片脈沖輸入端CP2與個(gè)位芯片輸出端QDQCQBQA的邏輯表達(dá)式，見式（3）。

[CP2=QDQA] （3）

2.2 采用反饋預(yù)置法組成異步六十進(jìn)制計(jì)數(shù)器電路

將多諧振蕩器的輸出端接至個(gè)位芯片的CP端［5］，個(gè)位芯片的QD與QA接入兩輸入與非門的輸入端，輸出端接至LD預(yù)置端；再將兩輸入與門的輸出端接至十位芯片的CP端；十位芯片的QC與QA接入兩輸入與非門的輸入端，輸出端接至LD預(yù)置端，即構(gòu)成六十進(jìn)制異步計(jì)數(shù)器。由于多諧振蕩器輸出脈沖信號周期為1s，因此該計(jì)數(shù)器可用作60秒計(jì)時(shí)器。六十進(jìn)制異步計(jì)數(shù)器邏輯電路如圖1所示。在測試時(shí)，為便于計(jì)數(shù)需要分別在個(gè)位和十位的芯片上連接譯碼顯示器。

2.3 六十進(jìn)制異步計(jì)數(shù)器理論分析

多諧振蕩器接通電源后，輸出端會產(chǎn)生1 Hz的矩形脈沖電壓信號。此時(shí)，個(gè)位芯片會收到第1個(gè)下降沿，輸出起始狀態(tài)QDQCQBQA=0 000，即置零；直到接收到第10個(gè)下降沿時(shí)，輸出遷移到最后一個(gè)狀態(tài)QDQCQBQA=1 001。十位芯片脈沖輸入端在個(gè)位芯片輸出狀態(tài)為0 000～1 000時(shí)，CP2=0；在個(gè)位芯片輸出狀態(tài)為1 001時(shí)，CP2=1，即CP2為上升沿，故十位芯片狀態(tài)不變，處于維持功能；直到個(gè)位芯片接收到第11個(gè)下降沿，輸出狀態(tài)為0 000時(shí)，CP2=0，十位芯片才接收到下降沿，其輸出狀態(tài)才會遷移到下一個(gè)狀態(tài)。于是個(gè)位芯片輸出狀態(tài)每循環(huán)一次，十位芯片狀態(tài)將改變一次，直到最后一個(gè)狀態(tài)0 101。此時(shí)，個(gè)位芯片為最后一個(gè)狀態(tài)1001，同時(shí)個(gè)位芯片收到的脈沖總數(shù)為60個(gè)，時(shí)間60 s；若再接收到1個(gè)下降沿，個(gè)位和十位芯片同時(shí)反饋置零，回到初始狀態(tài)0 000，重新開始計(jì)數(shù)。該六十進(jìn)制計(jì)數(shù)器狀態(tài)為00 000 000～01 011 001，按照遞增規(guī)律依次加1，共60個(gè)狀態(tài)。顯示器用來顯示字形，從00～59即完成60 s計(jì)時(shí)。

3 六十進(jìn)制異步加計(jì)數(shù)器電路測試

3.1 仿真電路測試及結(jié)果分析

利用Multisim仿真軟件進(jìn)行仿真測試。打開軟件工作界面，先選取1個(gè)555定時(shí)器、2個(gè)阻值為470 Ω電阻器、1個(gè)容量為1 mF的電容器、1個(gè)容量為10 nF的電容、1個(gè)+5 V的直流電源和接地元件連接成多諧振蕩器。接著選取安捷倫虛擬，對多諧振蕩器輸出信號檢測，得到輸出波形如圖2所示。

由圖2可知，該波形周期T≈1 s，即輸出頻率1 Hz的脈沖波形。表明多諧振蕩器設(shè)計(jì)正確，運(yùn)行可靠。選取2個(gè)74LS161D集成計(jì)數(shù)器，分別作為個(gè)位和十位計(jì)數(shù)器，74LS00集成芯片上的2個(gè)與非門，74LS08集成芯片上的1個(gè)與門，2個(gè)譯碼顯示器，其中譯碼顯示器是由4 511和七段數(shù)碼管構(gòu)成，按照圖1所示六十進(jìn)制異步計(jì)數(shù)器的原理電路圖，將振蕩器、芯片及譯碼顯示器連接在一起，構(gòu)成六十進(jìn)制異步加計(jì)數(shù)器的仿真測試電路如圖3所示。

由圖3可知，中間部分為個(gè)位芯片，右邊部分為十位芯片。在測試過程中為便于讀數(shù)，可將個(gè)位和十位芯片位置互換即可。打開仿真界面運(yùn)行按鈕，即開始計(jì)數(shù)。仿真結(jié)果表明，計(jì)數(shù)從00開始，按照遞增規(guī)律計(jì)數(shù)，直到59結(jié)束，共60個(gè)狀態(tài)。從00 000 000至01 011 001，每遷移到下一個(gè)狀態(tài)需要時(shí)間1 s，因此，時(shí)間共計(jì)60 s。測試結(jié)果與實(shí)際理論一致，表明該設(shè)計(jì)是正確的，而且運(yùn)行穩(wěn)定可靠。在進(jìn)行實(shí)物實(shí)驗(yàn)前，先利用仿真平臺進(jìn)行測試，一方面，可以檢測所選組件的功能是否完好，減少構(gòu)建電路花費(fèi)的時(shí)間；另一方面，搭建電路圖方便快捷，能夠快速判斷設(shè)計(jì)是否正確，以便及時(shí)修改，提高效率。因此，仿真測試在設(shè)計(jì)時(shí)序電路方面是必不可少的環(huán)節(jié)。仿真運(yùn)行結(jié)果正確，才可以進(jìn)行實(shí)物實(shí)驗(yàn)電路圖搭建，不僅為實(shí)際應(yīng)用奠定基礎(chǔ)，提高電路設(shè)計(jì)效率，降低故障發(fā)生概率。而且在教學(xué)中應(yīng)用能激發(fā)學(xué)生的實(shí)驗(yàn)興趣，提高課堂學(xué)習(xí)效率。

3.2 實(shí)物實(shí)驗(yàn)測試及結(jié)果分析

實(shí)物集成芯片選取2片四位二進(jìn)制集成計(jì)數(shù)器74LS161、1片兩輸入四與門74LS08、1片兩輸入四與非門74LS00、1片單輸入端六反相器74LS04、1片555時(shí)基電路、1只容量為1 000 μF的電解電容、2只470 Ω的電阻、數(shù)字實(shí)驗(yàn)技術(shù)平臺上選取2只CC4 511顯示譯碼器、5 V的直流電源、導(dǎo)線若干，按照上面設(shè)計(jì)的六十進(jìn)制計(jì)數(shù)器的實(shí)物原理連接各組件如圖4所示。

由圖4可知，實(shí)物連接圖較復(fù)雜，導(dǎo)線占用空間較多，連接時(shí)不僅需要非常的細(xì)心，而且還需確保每一根導(dǎo)線是導(dǎo)通狀態(tài)。此外，連接六十進(jìn)制計(jì)數(shù)器電路前，應(yīng)測試所取每一個(gè)集成電路的功能，確保功能完好后，才能組成六十進(jìn)制計(jì)數(shù)器電路。因?yàn)楫?dāng)運(yùn)行結(jié)果出現(xiàn)錯(cuò)誤時(shí)，那么所選用的任意一個(gè)元件均有可能出現(xiàn)故障，從而導(dǎo)致的運(yùn)行結(jié)果錯(cuò)誤。如果進(jìn)行重新檢查，就會耗費(fèi)大量的時(shí)間和精力，降低課堂效率。在連接并檢測完好的各個(gè)組件后，打開電源，開始運(yùn)行。實(shí)驗(yàn)臺上選取的顯示器左邊部分是十位，右邊部分是個(gè)位。實(shí)驗(yàn)結(jié)果表明，顯示器初始數(shù)目00，間隔時(shí)間1 s，逐漸遞增計(jì)數(shù)，直到顯示器數(shù)目為59時(shí)，返回到00，開始重新計(jì)數(shù)。

4 結(jié)語

本研究利用集成計(jì)數(shù)器74LS161芯片，采用反饋預(yù)置和組合邏輯電路的設(shè)計(jì)方法，并根據(jù)十位芯片狀態(tài)遷移取決于個(gè)位芯片輸出狀態(tài)的關(guān)系，成功設(shè)計(jì)了六十進(jìn)制異步級聯(lián)計(jì)數(shù)器。由于計(jì)數(shù)器的脈沖信號頻率為1 Hz，因此也叫作60 s計(jì)時(shí)器。其適用于兩位數(shù)及以上任意進(jìn)制的計(jì)數(shù)情況。本研究利用Multisim10.0仿真平臺和實(shí)物實(shí)驗(yàn)對設(shè)計(jì)電路進(jìn)行了測試分析，結(jié)果均與理論一致，且穩(wěn)定運(yùn)行。仿真實(shí)驗(yàn)為實(shí)物實(shí)驗(yàn)奠定了基礎(chǔ)，實(shí)物實(shí)驗(yàn)為學(xué)生提供了動手操作的機(jī)會。這種由理論設(shè)計(jì)到虛擬仿真再到實(shí)物實(shí)驗(yàn)的思維方法，有利于學(xué)生建立科學(xué)有效的學(xué)習(xí)思維，深入理解理論知識，激發(fā)求真探索精神。

參考文獻(xiàn)：

［1］龔猷龍.五十一進(jìn)制計(jì)數(shù)器的設(shè)計(jì)與仿真實(shí)現(xiàn)［J］.科學(xué)咨詢（科技·管理），2020，36（9）：89.

［2］李宏杰，常盛華.新工科背景下數(shù)字電子技術(shù)教學(xué)改革研究［J］.電腦知識與技術(shù)，2022，18（12）：116-117.

［3］江曉安，周慧鑫.數(shù)字電子技術(shù)［M］.4版.西安：西安電子科技大學(xué)出版社，2015：146.

［4］楊明，高春林.基于 Multisim 的集成計(jì)數(shù)器及應(yīng)用邏輯功能的仿真［J］.電子測試（設(shè)計(jì)與研發(fā)），2017，17（9）：11-13.

［5］欒爽，翟艷楠，李晶等.基于集成計(jì)數(shù)器74LS161設(shè)計(jì)的六十進(jìn)制計(jì)數(shù)器［J］.電子測試，2020（21）：18-19.