基于FPGA的多通道采集系統(tǒng)時(shí)序設(shè)計(jì)方法

摘 要：艦船聲吶的濕端設(shè)備位于水下，其所在環(huán)境復(fù)雜多變，設(shè)備受小型化和高集成度要求約束，聲吶濕端信號采集系統(tǒng)時(shí)間同步精度難以保持穩(wěn)定，因此不能保證聲吶設(shè)備的工作穩(wěn)定性。本文對硬件電路設(shè)計(jì)、現(xiàn)場可編程邏輯門列陣（Field Programmable Gate Array，F(xiàn)PGA）控制程序和設(shè)備應(yīng)用環(huán)境可能會對控制時(shí)序產(chǎn)生影響的3個(gè)方面因素進(jìn)行分析，優(yōu)化基于FPGA的多通道采集系統(tǒng)時(shí)序設(shè)計(jì)，在FPGA中構(gòu)建同步檢測模塊，對同步采集延遲進(jìn)行閉環(huán)補(bǔ)償，形成負(fù)反饋環(huán)路。對多通道時(shí)序進(jìn)行補(bǔ)償并修正，既保證信號采集的同步性，又提高了FPGA控制程序時(shí)序設(shè)計(jì)裕度，解決了數(shù)據(jù)采集系統(tǒng)受物理位置等因素影響導(dǎo)致各個(gè)通道同步延遲不一致的問題，保證多通道采集系統(tǒng)各通道的一致性，提高設(shè)備運(yùn)行的穩(wěn)定性。

關(guān)鍵詞：多通道采集；時(shí)序設(shè)計(jì)；同步延遲

中圖分類號：O 235" " " " " " 文獻(xiàn)標(biāo)志碼：A

隨著我國近海資源陸續(xù)開發(fā)，水下探測設(shè)備需求增加[1]，水下控制系統(tǒng)小型化、集成化和模塊化的設(shè)計(jì)方法在工程中的應(yīng)用前景廣泛[2-3]。受水下安裝使用環(huán)境復(fù)雜、安裝布置空間狹小等因素限制[4]，大規(guī)模傳感器陣列以及其配套電路對水下可應(yīng)用空間將進(jìn)一步壓縮[5]。本文高效地利用一套控制處理電路以及相應(yīng)程序完成所需功能，利用高性能現(xiàn)場可編程邏輯門列陣（Field Programmable Gate Array，F(xiàn)PGA）實(shí)時(shí)實(shí)現(xiàn)多通道模數(shù)[6]、數(shù)模轉(zhuǎn)換以及同步數(shù)據(jù)計(jì)算處理和高速傳輸?shù)裙δ?，并采用時(shí)延補(bǔ)償?shù)仁侄蝃7]使控制電路時(shí)序裕度滿足復(fù)雜環(huán)境應(yīng)用要求。

1 多通道采集系統(tǒng)電路設(shè)計(jì)

多通道采集系統(tǒng)電路原理如圖1所示，本系統(tǒng)采用高性能FPGA為核心處理器，同步控制多通道控制信號，實(shí)時(shí)并行處理多通道采集信號，并根據(jù)處理數(shù)據(jù)控制模/數(shù)轉(zhuǎn)換（Digital to Analog Convertor，DAC）電路產(chǎn)生反饋信號，利用增益控制信號調(diào)節(jié)各個(gè)通道放大幅度，在采集數(shù)據(jù)處理過程中利用數(shù)據(jù)存儲模塊對高速大規(guī)模矩陣數(shù)據(jù)進(jìn)行緩存處理，最終利用高速差分?jǐn)?shù)據(jù)接口，將數(shù)字信號轉(zhuǎn)換為光纖信號進(jìn)行遠(yuǎn)距離傳輸通信。

多通道采集系統(tǒng)電路板卡布局如圖2所示，將電源模塊、FPGA多通道控制模塊和多通道采集模塊分別安裝在插槽母板上，利用擴(kuò)展多通道采集模塊對更多接收通道信號進(jìn)行采集控制。傳感器利用引線將實(shí)時(shí)接收的電信號傳遞至多通道采集模塊，F(xiàn)PGA多通道控制模塊利用組合邏輯與時(shí)序控制完成多通道信號采集處理功能，利用千兆以太網(wǎng)光纖實(shí)時(shí)接收上位機(jī)指令并傳輸處理后的數(shù)據(jù)。

2 多通道采集系統(tǒng)程序設(shè)計(jì)

多通道采集系統(tǒng)程序設(shè)計(jì)主要包括同步采集信號控制程序設(shè)計(jì)、時(shí)序設(shè)計(jì)、同步延遲校準(zhǔn)程序設(shè)計(jì)和FPGA驅(qū)動(dòng)信號參數(shù)設(shè)計(jì)。

2.1 同步采集信號控制程序設(shè)計(jì)

在多通道采集系統(tǒng)中，F(xiàn)PGA對各個(gè)采集模塊中各路模擬數(shù)字轉(zhuǎn)換（Analog to Digital Convertor，ADC）芯片直接進(jìn)行控制，完成多通道信號實(shí)時(shí)同步轉(zhuǎn)換，單路ADC控制主要針對時(shí)鐘信號（Serial Clock，SCK）、片選信號（Chip Select，CS）、轉(zhuǎn)換信號（Convert，CNV）、非空閑信號（BUSY）、讀信號（Read，RD）和串行數(shù)據(jù)輸出（Serial Data Output，SDO）信號進(jìn)行讀、寫控制等操作。本系統(tǒng)采用16位250 kHz采樣頻率的AD7656作為ADC芯片，完成同步采集6路接收通道。根據(jù)AD7656內(nèi)部三路并行控制信號接口的時(shí)序邏輯圖進(jìn)行程序設(shè)計(jì)，須轉(zhuǎn)換使能AD7656信號至CNVA/B/C端口（內(nèi)部有A、B和C三路并行轉(zhuǎn)換通道），使ADC進(jìn)行模數(shù)轉(zhuǎn)換，當(dāng)ADC工作狀態(tài)指示信號顯示已完成數(shù)據(jù)轉(zhuǎn)換時(shí)，可進(jìn)行讀取轉(zhuǎn)換結(jié)果指令操作，讀取并行數(shù)據(jù)位轉(zhuǎn)換結(jié)果，在該過程中須保持片選信號使能，六路通道重復(fù)完成讀取數(shù)據(jù)操作后，本周期采集控制程序結(jié)束，具體流程如圖3所示。

2.2 多通道采集控制時(shí)序設(shè)計(jì)

當(dāng)接收同步信號后，F(xiàn)PGA將同步產(chǎn)生多路CNV控制信號，ADC進(jìn)行模擬信號采集鎖存，并進(jìn)行數(shù)字轉(zhuǎn)換，在轉(zhuǎn)換過程中使BUSY信號置高，轉(zhuǎn)換時(shí)間tCNV為典型值3 μs。轉(zhuǎn)換結(jié)束后，控制RD信號置低，進(jìn)行ADC讀操作，ADC轉(zhuǎn)換至讀使能信號時(shí)間間隔t1無最小值要求，RD控制信號脈寬t2為36 ns～45 ns，2個(gè)通道讀取RD控制信號最小使能間隔t3為6 ns，ADC數(shù)據(jù)端口響應(yīng)RD信號延遲時(shí)間t4為36 ns～45 ns，數(shù)據(jù)信號保持時(shí)間t5為10 ns，多通道采集電路控制信號時(shí)序如圖4所示。

2.3 同步延遲校準(zhǔn)程序

在多通道ADC電路設(shè)計(jì)中，經(jīng)過簡單測量很難得到FPGA控制信號與同步信號延遲的具體數(shù)值，但是可以利用FPGA產(chǎn)生高頻Check信號，實(shí)時(shí)讀取各個(gè)ADC反饋的BUSY信號狀態(tài)。AD7656內(nèi)部轉(zhuǎn)換周期為3 μs，因此可以檢測各個(gè)CNV轉(zhuǎn)換信號與同步信號的時(shí)延周期數(shù)，并對時(shí)延一致性進(jìn)行調(diào)整，同步延遲校準(zhǔn)檢測時(shí)序如圖5所示。

2.4 FPGA驅(qū)動(dòng)信號參數(shù)設(shè)計(jì)

在多通道采集系統(tǒng)中，利用FPGA 進(jìn)行倍頻、分頻等操作，得到各個(gè)控制信號。FPGA輸入時(shí)鐘為100 MHz信號，利用內(nèi)部鎖存轉(zhuǎn)換為全局時(shí)鐘，經(jīng)過計(jì)數(shù)器1 000倍分頻得到CNV信號，因此ADC采樣頻率為100 kHz，Check信號為100 MHz，全局時(shí)鐘信號倍頻4倍得到400 MHz檢測信號，當(dāng)檢測BUSY信號由置高變?yōu)橹玫蜁r(shí)，即CNV信號上升沿至BUSY信號下降沿的時(shí)間周期為3 μs，Check檢測信號累計(jì)計(jì)數(shù)至1 200次后，以10 MHz頻率將RD信號置低，同時(shí)下達(dá)對模數(shù)轉(zhuǎn)換器進(jìn)行數(shù)據(jù)并行輸出的指令，滿足數(shù)據(jù)輸出時(shí)間為10 ns限制要求，ADC各控制信號參數(shù)設(shè)計(jì)見表1。

3 時(shí)序影響因素分析

3.1 硬件電路設(shè)計(jì)影響分析

在多通道采集系統(tǒng)硬件電路中，在不同的布局、布線條件下，各個(gè)信號會出現(xiàn)不同的延遲誤差，由于FPGA驅(qū)動(dòng)信號能力不足，因此需要利用驅(qū)動(dòng)芯片作為控制信號的中繼放大，增強(qiáng)多通道采集電路的驅(qū)動(dòng)性能，同時(shí)ADC芯片數(shù)字輸出端也需要利用緩存器對多路數(shù)據(jù)信號進(jìn)行隔離、保存，因此帶來的FPGA控制時(shí)序需要進(jìn)行測量補(bǔ)償。

在采集電路中經(jīng)常使用串聯(lián)、并聯(lián)阻抗來減少高頻時(shí)鐘、數(shù)據(jù)信號尖峰對模擬信號的干擾，因此FPGA輸出的源端信號經(jīng)過阻抗處理后，受電路中寄生電容影響會產(chǎn)生RC濾波效果，原來較為陡峭的上升、下降時(shí)序會更加平緩。各個(gè)采集通道電路特性存在細(xì)微差別，F(xiàn)PGA的同步控制信號在不同通道的響應(yīng)也存在差別，導(dǎo)致多通道控制時(shí)序出現(xiàn)錯(cuò)誤或延遲，需要時(shí)序測量并補(bǔ)償來對這類問題進(jìn)行修正。

3.2 FPGA控制程序影響分析

在FPGA程序設(shè)計(jì)過程中，對模塊化進(jìn)行功能設(shè)計(jì)、調(diào)試，在程序整合過程中會出現(xiàn)頂層程序融合導(dǎo)致FPGA內(nèi)部資源優(yōu)化，寄存器傳輸級（Register transfer level，RTL）結(jié)構(gòu)改變導(dǎo)致原程序時(shí)序裕度不能滿足多通道采集電路同時(shí)工作的要求。在FPGA控制程序設(shè)計(jì)過程中，受芯片內(nèi)部資源限制，多個(gè)D觸發(fā)器、與非門電路多層級嵌套使用，導(dǎo)致觸發(fā)信號延遲時(shí)間累加，當(dāng)累加結(jié)果超過FPGA內(nèi)部工作周期限制時(shí)，原程序時(shí)序出現(xiàn)錯(cuò)拍現(xiàn)象，導(dǎo)致時(shí)序整體延遲或引起程序邏輯錯(cuò)誤?？稍O(shè)計(jì)內(nèi)部校驗(yàn)?zāi)K，根據(jù)計(jì)數(shù)器對控制程序的時(shí)序以及邏輯結(jié)果進(jìn)行核驗(yàn)，解決FPGA內(nèi)部控制程序中的時(shí)序問題。

3.3 設(shè)備應(yīng)用環(huán)境影響分析

多通道采集系統(tǒng)在高溫、低溫、高鹽度和濕熱等復(fù)雜環(huán)境中長時(shí)間工作，會對系統(tǒng)控制程序的時(shí)序產(chǎn)生影響。在高溫環(huán)境中，受溫漂影響，供電電路、時(shí)鐘電路、FPGA扇入端口參數(shù)、扇出端口參數(shù)、ADC驅(qū)動(dòng)性能以及容性器件等均會產(chǎn)生變化，造成FPGA驅(qū)動(dòng)控制信號以及ADC響應(yīng)信號時(shí)序發(fā)生變化。在低溫環(huán)境中，各個(gè)芯片程序啟動(dòng)、輸入輸出電路電平響應(yīng)、分離元器件參數(shù)變化等也會對FPGA程序產(chǎn)生影響。聲吶設(shè)備濕端受艦船在水中長時(shí)間搖擺狀態(tài)以及海浪、洋流和暗涌等影響，設(shè)備結(jié)構(gòu)會變動(dòng)，導(dǎo)致設(shè)備散熱部件導(dǎo)熱性能下降，局部產(chǎn)生較大溫升，多通道采集模擬信號會發(fā)生變化。在FPGA內(nèi)部構(gòu)建檢測模塊，實(shí)時(shí)監(jiān)測程序的主要控制參數(shù)，利用計(jì)數(shù)器對多通道采集電路同步控制時(shí)序進(jìn)行閉環(huán)控制，設(shè)置時(shí)序控制裕量，在FPGA時(shí)序裕度條件下，可以保證設(shè)備正常、穩(wěn)定地運(yùn)行。

4 多通道采集控制信號時(shí)延測量

4.1 同步時(shí)延測量方法

在多通道采集系統(tǒng)正常工作的過程中，利用Check信號對各個(gè)采集通道ADC芯片BUSY輸出信號進(jìn)行檢測，以FPGA轉(zhuǎn)換控制信號CNV上升沿為Check計(jì)數(shù)起始時(shí)刻，以ADC輸出狀態(tài)信號BUSY下降沿為截止時(shí)刻，統(tǒng)計(jì)Check信號個(gè)數(shù)，根據(jù)各個(gè)通道檢測的Check信號個(gè)數(shù)計(jì)算實(shí)際信號延遲大小，并將各個(gè)通道延遲情況反饋至延遲補(bǔ)償器中，在進(jìn)行下個(gè)轉(zhuǎn)換周期的過程中，對CNV信號進(jìn)行延遲調(diào)節(jié)，按照Check檢測信號周期將延遲周期補(bǔ)償至各個(gè)轉(zhuǎn)換信號，形成閉環(huán)式自動(dòng)調(diào)節(jié)方法，同步延遲測量方法流程如圖6所示。使用Check計(jì)數(shù)器緩存數(shù)據(jù)，并利用累加移位進(jìn)行平滑處理，在每個(gè)轉(zhuǎn)換周期均可進(jìn)行自動(dòng)補(bǔ)償調(diào)節(jié)。在理論設(shè)計(jì)無延遲的情況下，CNV信號轉(zhuǎn)換至BUSY信號時(shí)間應(yīng)為3 μs，對應(yīng)Check計(jì)數(shù)為1 200個(gè)。

4.2 同步時(shí)延測量結(jié)果以及分析

受高溫環(huán)境中寄生電容變化影響，高速信號延時(shí)將產(chǎn)生較大偏差，利用溫循控制箱創(chuàng)造50 ℃高溫工作環(huán)境，將信號源產(chǎn)生的25 kHz正弦信號輸入母板，進(jìn)行并連后，接入各個(gè)信號調(diào)理采集電路ADC前端，多通道控制電路按照同步下行指令對不同采集板卡模塊的同步延遲進(jìn)行標(biāo)校，構(gòu)成同步信號延遲控制負(fù)反饋環(huán)路，在對各個(gè)接收采集通道進(jìn)行同步延遲測量后，將采集系統(tǒng)的SYN同步信號按照各個(gè)ADC芯片Check計(jì)數(shù)器差值周期進(jìn)行延遲。多通道同步采集數(shù)據(jù)光纖經(jīng)光電轉(zhuǎn)換后存儲至數(shù)據(jù)記錄儀中，具體測量方試驗(yàn)框如圖7所示。

按照1 s工作周期對多通道控制電路FPGA中Check信號統(tǒng)計(jì)數(shù)據(jù)進(jìn)行均值處理，輸出延遲對照結(jié)果見表2，不同編號的采集模塊的同步信號延遲主要受物理位置影響，F(xiàn)PGA與各多通道采集模塊的距離增加，延遲量呈增大趨勢。將多通道采集模塊在插槽母板中的原順序按逆序重新排列后進(jìn)行測量，結(jié)果與原順序測量結(jié)果基本保持一致。多通道采集系統(tǒng)對同步時(shí)延進(jìn)行測量、閉環(huán)反饋補(bǔ)償后，在各個(gè)采集模塊中，ADC芯片的同步信號延遲均可降至1個(gè)Check信號周期內(nèi)，即5 ns，各采集通道將很大程度地降低物理位置導(dǎo)致的同步采集時(shí)延，各個(gè)通道采集同步性很大程度地提高。對數(shù)據(jù)記錄儀中多通道采集數(shù)據(jù)進(jìn)行對比，經(jīng)過延遲補(bǔ)償后各通道轉(zhuǎn)換數(shù)據(jù)未出現(xiàn)時(shí)序異常，各個(gè)通道相位一致性由0.5°提高至0.1°。

5 結(jié)論

在FPGA中構(gòu)建高頻檢測模塊，對同步采集延遲進(jìn)行閉環(huán)補(bǔ)償，形成負(fù)反饋環(huán)路，降低了多通道采集控制信號的同步延遲，在多通道水聲信號檢測的實(shí)際工程應(yīng)用中，僅利用閉環(huán)調(diào)節(jié)同步采集延遲時(shí)間，即可獲得較優(yōu)秀的多通道采集系統(tǒng)一致性指標(biāo)。在硬件電路設(shè)計(jì)、FPGA控制程序以及設(shè)備應(yīng)用環(huán)境影響3個(gè)方面，對采集系統(tǒng)時(shí)序影響原理進(jìn)行分析，有助于在FPGA控制程序設(shè)計(jì)中提高時(shí)序裕度，保證在復(fù)雜環(huán)境中采集系統(tǒng)性能指標(biāo)，提高了設(shè)備的穩(wěn)定性。

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