用于高速高精度模數(shù)轉換器的16Gb/s串行接口發(fā)射機電路

摘要：針對高速高精度模數(shù)轉換器（ADC）中的高速串行接口（SerDes）發(fā)射機電路面臨的信道損耗、噪聲、串擾、工藝波動等非理想因素，提出了一種符合傳輸接口JESD204B協(xié)議要求的高速串行發(fā)射機電路結構，綜合使用匹配阻抗校準、前饋均衡（FFE）和T-coil等技術來改善數(shù)據(jù)傳輸質量。對于現(xiàn)有半速率發(fā)射機結構對時鐘占空比較為敏感的問題，設計了時鐘占空比校準電路來穩(wěn)定輸出時鐘的占空比。另外，文中所采用的多支路并聯(lián)的源串聯(lián)終端（SST）驅動器架構，有效地實現(xiàn)了匹配阻抗校準與前饋均衡方案的結合，大幅減小了電路復雜度和面積占用，顯著降低了發(fā)射機功耗。提出的發(fā)射機電路采用28nm CMOS工藝設計并流片，實測結果表明，在16Gb/s的傳輸速率下，輸出信號眼高為811mV、眼寬約為58.8ps，總抖動為7.35ps，發(fā)射機功耗約為49.2mW，能效比為3.07pJ/bit，電路版圖面積約為300×150μm2。在滿足協(xié)議要求的前提下，該發(fā)射機在抖動性能、能效和電路面積上具有顯著優(yōu)勢。

關鍵詞：發(fā)射機；阻抗校準；占空比校準；T-coil；源串聯(lián)終端

中圖分類號：TN432 文獻標志碼：A

DOI：10.7652/xjtuxb202409017 文章編號：0253-987X（2024）09-0173-10

A 16Gb/s SerDes Transmitter for High-Speed and High-Precision Analog-to-Digital Convertors

HAN Jiali1， REN Jiajia1， PEI Lei1， LI Nannan1， QI Huanhuan1， WANG Jinfu2， ZHANG Jie1， ZHANG Hong1

（1. School of Microelectronics， Xi’an Jiaotong University， Xi’an 710049， China;

2. Xi’an Aerosemi Technology Company， Xi’an 710076， China）

Abstract：A high-speed serial transmitter circuit compliant with the JESD204B protocol is designed in this paper， aiming to address the non-ideal factors such as channel attenuation， noise， and crosstalk faced by the transmitter circuit of high-speed Serial/De-serial interface （SerDes） in high-speed and high-precision analog-to-digital converters （ADCs）. The design employs several techniques such as matching impedance calibration， feed-forward equalization， and T-coil to improve the quality of data transmission. In addition， to tackle the sensitivity of the current half-rate transmitter architecture to variation in the input clock duty cycle， a duty cycle calibration circuit is devised to stabilize the duty cycle of the output clock. Besides， the source-series-terminated （SST） driver architecture with multiple parallel slices is adopted to realize the combination of matching impedance calibration and feed-forward equalization scheme， significantly reducing circuit complexity， area occupation， and power consumption of the transmitter. The transmitter is designed and fabricated in a 28nm CMOS process. Measurement results show that， at a transmission rate of 16Gb/s， the transmitter achieves an eye height of 811mV， an eye width of 58.8ps， a total jitter of 7.35ps， a power consumption of 49.2mW， and an energy efficiency rate of 3.07pJ/bit. The layout area measures 300×150μm2. The transmitter showcases significant advantages in terms of jitter performance， energy efficiency， and circuit area while meeting protocol requirements.

Keywords：transmitter; impedance calibration; duty cycle calibration; T-coil; source-series-terminated

隨著有線通信數(shù)據(jù)速率不斷提升以及集成電路工藝的不斷進步，高速串行數(shù)據(jù)接口（SerDes）技術已經廣泛取代了傳統(tǒng)的并行接口技術。SerDes接口解決了高速條件下并行數(shù)據(jù)不同步的問題，同時能夠大大減少I/O接口數(shù)量，并具有更好的電磁兼容性［1-2］。在此背景下，作為寬帶通信系統(tǒng)關鍵電路的高速高精度模數(shù)轉換器（ADC），其數(shù)據(jù)的傳輸也逐漸采用SerDes來替代傳統(tǒng)的并行接口，從而顯著降低ADC芯片的I/O數(shù)量和芯片的封裝體積以及電路板的設計難度。為了提高ADC的SerDes接口與其他通信設備的兼容性，JESD204B協(xié)議對高速高精度ADC中SerDes接口的各項電氣參數(shù)進行了嚴格定義，使得滿足該協(xié)議的收發(fā)機也成為當前國際上先進的高速ADC所采用的主流接口技術［3-5］。

隨著數(shù)據(jù)吞吐量的劇增，SerDes收發(fā)機電路的設計面臨的挑戰(zhàn)與日俱增。在電路設計層面需要解決的問題包括如何在有限的時鐘速率下實現(xiàn)更高的數(shù)據(jù)傳輸速率，如何實現(xiàn)更快的驅動器響應速度和更大的信號擺幅，如何降低收發(fā)機的誤碼率并提高能效比等［6-7］。針對這些難題，近些年國際上提出了諸多設計方案，其中采用半速率、1/4速率時鐘的發(fā)射機結構，可以降低收發(fā)機的時鐘速率需求，但同時對時鐘占空比穩(wěn)定性提出了更高的要求［8-10］。

對于核心的驅動器電路，主流的電流模邏輯（CML）驅動器具有更好的噪聲性能，但較小的匹配阻抗迫使它不得不增大驅動電流以實現(xiàn)一定的信號擺幅［11-13］。文獻［14］提出了一種大擺幅低功耗的源串聯(lián)終端（SST）的驅動器結構，但缺少匹配阻抗校準方案，使其對工藝的波動非常敏感。此外，針對嚴重影響數(shù)據(jù)誤碼率的碼間干擾問題，除了在接收機內部對信號進行均衡外，在發(fā)射機內部設置一定程度的前饋均衡也已被廣泛采用［15-18］，因此如何在SST驅動器中實現(xiàn)前饋均衡也是設計的難點。另外，針對發(fā)射機輸出端較大的靜電放電（ESD）保護電路寄生電容所引起的低通特性，在高速場景下需要采取一定的措施去補償和擴展［19-21］。

針對以上問題，本文采用28nm CMOS工藝，設計了一種最高傳輸速率為16Gb/s且符合JESD204B協(xié)議要求的SerDes發(fā)射機電路。發(fā)射機采用半速率非歸零碼的數(shù)據(jù)傳輸方式。本文設計了時鐘占空比校準電路，使其能夠自適應地校準輸入時鐘的占空比失調，以保證半速率數(shù)據(jù)的傳輸質量。電路采用改進的多支路并聯(lián)SST驅動器結構，能夠在輸出更大信號擺幅的同時，有效實現(xiàn)匹配阻抗校準和前饋均衡方案的結合，顯著降低了電路復雜性和功耗面積開銷。另外，還設計了一步式匹配阻抗自校準方案，能夠更有效地解決先進工藝下片上電阻較大的制造偏差所帶來的匹配阻抗失調和反射現(xiàn)象。最后本文通過T-coil結構，有效補償了ESD寄生所導致的高頻信號衰減。綜合以上技術，經測試，本文發(fā)射機在16Gb/s的傳輸速率下，輸出信號眼高為811mV，眼寬約為58.8ps，總抖動為7.35ps，發(fā)射機功耗約為49.2mW，能效比為3.07pJ/bit。電路版圖面積約為300×150μm2。

1 發(fā)射機電路的系統(tǒng)結構

本文設計的發(fā)射機應用目標為2個14位、最高采樣速率為3×109/s的高速高精度ADC系統(tǒng)，需滿足JESD204B通信協(xié)議對發(fā)射機的電氣特性要求，并盡可能提高通信信號質量、降低功耗?？紤]到JESD204B協(xié)議編解碼所增加的信息，兩個ADC的接口發(fā)送數(shù)據(jù)的整體速率達到120Gb/s，需要用到8個相同的SerDes發(fā)射機通道進行數(shù)據(jù)的協(xié)同傳輸，單個通道的工作速率為1.6875～16Gb/s，以充分滿足ADC的數(shù)據(jù)傳輸需求。輸入到每個SerDes發(fā)射機的數(shù)據(jù)位寬為20bit，速率為84.375～800Mb/s。圖1為發(fā)射機系統(tǒng)的整體結構。發(fā)射機外部包括鎖相環(huán)系統(tǒng)、帶隙基準和線性穩(wěn)壓驅動器電路。發(fā)射機內部電路包括數(shù)據(jù)并串轉換電路、阻抗匹配和前饋均衡控制電路、采用多支路并聯(lián)SST結構的驅動器電路、用以擴展帶寬的T-coil終端電路、優(yōu)化時鐘性能的時鐘轉換與占空比校準電路以及一步式匹配阻抗自校準電路。

發(fā)射機的主要工作原理如下。時鐘通路由鎖相環(huán)為發(fā)射機系統(tǒng)提供最高速率為8GHz的差分高頻時鐘，該時鐘信號在電平轉換電路中實現(xiàn)電流模邏輯（CML）到CMOS的電平轉換，再通過占空比校準電路中的反饋調節(jié)輸出占空比逼近50%的穩(wěn)定系統(tǒng)時鐘。數(shù)據(jù)通路由協(xié)議數(shù)模接口輸入的20bit、800Mb/s并行數(shù)據(jù)在并串轉換電路中通過半速率時鐘采樣的方式，轉換成16Gb/s的串行數(shù)據(jù)傳入驅動器電路，由驅動器提供足夠的驅動能力，將高速數(shù)據(jù)通過片外線纜（或電路板走線）傳輸?shù)浇邮諜C。在驅動器驅動串行數(shù)據(jù)輸出之前，電路會根據(jù)工藝波動，對匹配電阻進行一步式自校準，再根據(jù)實際的應用場景、信道特性，配置合適的均衡系數(shù)，完成驅動器的預配置，以實現(xiàn)最佳性能的信號傳輸。終端處的T-coil電路可以很大程度地補償ESD保護電路引入的高頻衰減，改善發(fā)射機電路的回波損耗性能。

2 時鐘電平轉換和占空比校準電路

發(fā)射機系統(tǒng)中時鐘的性能會直接影響數(shù)據(jù)傳輸?shù)乃俾屎洼敵鲂盘柕馁|量，時鐘的抖動和過大的上升下降延時都會直接造成串行數(shù)據(jù)脈寬邊沿的抖動。此外，半速率的傳輸結構需要用到相差為180°的兩相時鐘（即時鐘的上升和下降沿）來進行數(shù)據(jù)并串轉換，這就要求時鐘具有穩(wěn)定的50%的占空比。占空比的失真會直接引起數(shù)據(jù)邊沿的確定性抖動，使得輸出信號的眼圖質量嚴重下降，引起較大的數(shù)據(jù)傳輸誤碼率［22］。為此，在發(fā)射機系統(tǒng)內部需要對鎖相環(huán)輸入的時鐘進行處理和優(yōu)化，以滿足發(fā)射機對時鐘信號的性能要求。

2.1 時鐘電平轉換電路

本文8個發(fā)射機通道的時鐘均來自同一個高速鎖相環(huán)。通道間的并行排列方式使發(fā)射機與鎖相環(huán)之間存在很長的走線。為減少走線衰減和噪聲干擾，使發(fā)射機獲得更高性能的時鐘，時鐘采用CML電平來進行傳輸分發(fā)；這需要在鎖相環(huán)輸出端和發(fā)射機電路內部分別設計CML驅動器在和CML到CMOS的電平轉換電路，其結構如圖2所示。CML驅動器采用電容源級負反饋的驅動器結構，該結構的傳遞函數(shù)為

H（s）=gmC1s+1R0，M1CS

s+1+gmR0，M1/2R0，M1CSs+1RLC1-1（1）

式中：S為復頻域變量；gm為差分輸入對電流管M3和M4的跨導；R0，M1為電流管M1的輸出阻抗。其中反饋電容CS能夠為系統(tǒng)引入一個零點，使得系統(tǒng)表現(xiàn)出帶通的頻率特性，從而具有更大的帶寬；還能有效地抑制低頻噪聲和個別時鐘信號的直流電平失真對占空比的影響。

CML到CMOS的電平轉換電路由反相器跨接反饋電阻構成的跨阻結構和后級緩沖器組成?？缱杞Y構能夠建立一個處于反相器翻轉閾值處的直流電平，接收到的CML電平時鐘則可以通過隔直電容C1與該直流點實現(xiàn)交流耦合，經過后級交叉耦合反相器和緩沖器的驅動，最終輸出CMOS電平時鐘。與此同時，該結構能夠優(yōu)化輸入時鐘直流電壓失調所引起的占空比失真。交叉耦合的反相器能夠增大輸出驅動，優(yōu)化時鐘上升、下降延時。

2.2 時鐘占空比校準電路

轉換電路對時鐘占空比的優(yōu)化非常有限，為此本文設計了時鐘占空比校準電路來實時檢測和調節(jié)時鐘的占空比。電路由占空比檢測模塊、延時控制單元及一組輸出緩沖器組成，如圖3（a）所示。

檢測電路會對延時控制單元輸出的時鐘CLKp和CLKn進行RC濾波，得到它們的平均電壓Vclk_p和Vclk_n，實現(xiàn)占空比到電壓的初步量化。量化后的電壓經過差分運算放大器放大后輸出控制電壓Vdcc_p和Vdcc_n，控制電壓可以通過延時控制模塊調控時鐘上升、下降延時，從而實現(xiàn)對時鐘占空比的調節(jié)，形成負反饋閉環(huán)。當環(huán)路達到穩(wěn)定時，輸出時鐘CLKout_p和CLKout_n的占空比會穩(wěn)定在50%。

延時控制模塊電路結構如圖3（b）所示，每條時鐘通路由3個并聯(lián)的可控延時反相器組成，通過改變控制電壓Vdcc_n和Vdcc_p來控制反相器充放電流大小，從而改變輸入時鐘翻轉時的上升、下降延時。

圖3（c）為調節(jié)過程的波形示意圖，對于一組占空比不為50%的輸入時鐘，以CLKin_p為例，經過未調控的延時控制單元后輸出時鐘CLKn，再經RC濾波后得到對應的平均電壓Vclk_n，此時有Vclk_nlt;Vstd（設占空比為50%時，平均電壓為Vstd）。經過差分運算放大器比較放大后，電壓Vdcc_n減小，結合圖3（b），減小的Vdcc_n會增大延時單元可控延時反相器的下降延時、減小上升延時，從而使輸出的CLKn時鐘占空比增大，后級的輸出驅動器對輸出的時鐘波形進行整形驅動。經過幾個周期的調整，輸出時鐘的占空比最終會穩(wěn)定收斂到50%。

3 驅動器電路及阻抗匹配和均衡方案

驅動器作為發(fā)射機的核心模塊，能將高速的數(shù)字信號轉變成具有所需帶寬的模擬信號，其性能在很大程度上決定了發(fā)射機輸出的串行信號的質量。此外，驅動器以全速率進行工作，因而是發(fā)射機中的功耗最大的模塊。

3.1 發(fā)射機驅動器電路

在高速率多通道數(shù)據(jù)傳輸?shù)膱鼍跋?，傳統(tǒng)的CML驅動器會產生較大的功耗，因此本文采用SST驅動器，在保證傳輸速率的同時，顯著降低發(fā)射機功耗。與CML不同，SST驅動器是一種電壓模式的驅動器，具有結構簡單、擺幅大、易匹配和低功耗等優(yōu)勢，可以應用于多種高速傳輸協(xié)議。

基本的SST驅動器電路結構如圖4（a）所示，包括一對PMOS上拉開關、一對NMOS下拉開關和一對串聯(lián)的端接匹配電阻（設計為50Ω）。輸出數(shù)據(jù)1時，由Vin_n輸入的低電平控制PMOS上拉開關導通，同時Vin_p輸入的高電平控制NMOS下拉開關導通，經過與傳輸線的50Ω特征阻抗分壓，得到輸出高電平Voutp=（Vdd－Vds）/2（Vds為MOS管源漏端壓降），同時輸出低電平Vout_n=0。數(shù)據(jù)0的輸出與1相反。因此，若不考慮晶體管的壓降和傳輸線損耗，該結構的差分輸出擺幅可以達到電源電壓Vdd。由于SST驅動器的輸出擺幅只與電源電壓有關，與電流大小無關，因此相較于CML驅動器，在相同差分輸出擺幅和匹配方式下，其功耗只有CML驅動器的1/4［7］。

3.2 阻抗匹配及前饋均衡方案

在傳輸線理論中，終端負載阻抗與傳輸線特征阻抗不匹配時會產生反射現(xiàn)象，嚴重影響信號傳輸質量。受到工藝波動的影響，片上的匹配電阻往往會產生較大的偏差，通常需增加修調校準單元，在芯片制造完成后，根據(jù)實際偏差對阻抗進行校準。

除此之外，由于實際傳輸?shù)男盘栴l譜比較復雜，在經過傳輸線時的各頻率分量的衰減程度不同，再加上信道噪聲、趨膚效應、串擾等影響，接收端收到的信號帶有嚴重的后標拖尾和前標爬坡，造成碼間干擾，大大影響了數(shù)據(jù)的誤碼率。針對該問題，除了在接收機端采取相應均衡手段外，通常在發(fā)射機端也需設計基于有限沖激響應濾波器的前饋均衡（FFE）方案來增強整個系統(tǒng)的均衡能力［5］。

為實現(xiàn)匹配電阻修調校準和前饋均衡，本文將標準的SST驅動器拆分為32個相同且并聯(lián)的驅動支路單元，將差分電阻對簡化為一個串聯(lián)在輸出端的匹配電阻，結構如圖4（b）所示。通過使能不同個數(shù)的支路單元來改變并聯(lián)電阻個數(shù)，實現(xiàn)匹配阻抗的修調校準。未使用的支路單元通過前級控制模塊對其執(zhí)行關斷使能，輸出置于高阻態(tài)，在不影響輸出阻抗的同時也不會產生額外功耗。

本文進一步通過調整已使能的支路單元中傳輸主標數(shù)據(jù)和后標數(shù)據(jù)的數(shù)量比例實現(xiàn)了2抽頭、去加重的前饋均衡，如圖4（b）所示。圖4（c）為去加重均衡時的時序波形示意圖。Dmain_p和Dmain_n為并串轉換模塊串行化后的數(shù)據(jù)，Dpost_p和Dpost_n為主標數(shù)據(jù)在移位寄存器中移位一個周期后取反的結果。設完成阻抗匹配后，傳輸主標數(shù)據(jù)的支路單元個數(shù)為M，傳輸后標數(shù)據(jù)的支路單元個數(shù)為N，則具體均衡值可表示為

Pde_emphsis=-20lgM-NM+N （2）

本文的多支路并聯(lián)的SST驅動器結構實現(xiàn)了匹配阻抗校準和前饋均衡方案的高效結合，顯著地降低了電路復雜性和功耗、面積開銷。

3.3 一步式匹配電阻自校準方案

對匹配阻抗的校準往往需要對制造完成后的芯片進行測試，然后手動配置修調片上電阻阻值，大大增加了芯片的測試時間成本，且由于受到測試環(huán)境的影響，校準結果往往不理想。本文設計了一個片上一步式匹配電阻自校準的方案，在芯片通電后可以對匹配電阻進行一步式的初始化自校準，無需測試和手動配置。電路結構如圖5所示，整體架構包括驅動器支路單元的復制電路、100Ω的片外高精度電阻、比較器和數(shù)字校準邏輯電路。

通過帶隙基準偏置輸出大小之比為1∶2的精準電流I1、I2，其中I1經過片外100Ω高精度電阻產生電壓V1，電流I2經過驅動器支路單元的下半部分電路的復制電路（驅動器上、下拉開關管的導通阻抗相近，因此以下拉電路為準進行阻抗校準）產生電壓V2。當匹配電阻為50Ω時，應滿足電壓關系V1=V2，因此通過比較實際電壓V1和V2，即可得到此時輸出阻抗與50Ω特征阻抗的關系。

本文采用開關電容比較器結構。在Φ1相時，比較器運放為單位增益緩沖結構，將點A鉗位到Vcm電壓，同時接入Miller補償電容C2，確保環(huán)路穩(wěn)定性，此時電容C1輸入電壓V1。

在Φ2相時，比較器運放切斷負反饋通路和Miller補償通路，電容C1輸入電壓V2，運放開環(huán)比較正負端的差分電壓結果。根據(jù)電荷守恒定律，Φ2相運算放大器差分輸入為V2-V1，開關電容比較器可以很好地消除自身失調對判決結果帶來的影響。

校準邏輯電路會根據(jù)比較器判決結果，對驅動器支路單元并聯(lián)數(shù)進行二分法逼近調節(jié)，最終收斂出最合適的匹配阻抗，完成匹配阻抗的自校準，大大減小了芯片測試的時間成本，非常有效地減小了傳輸線反射，對回波損耗性能和信號眼圖質量也有相當程度的改善。

本文通過多支路并聯(lián)的SST驅動器和阻抗匹配自校準方案，將終端電阻匹配和電路均衡實現(xiàn)了高效的融合。首先由阻抗自校準得到最優(yōu)配匹配電阻小的驅動器單元個數(shù)N，再根據(jù)式（2）的均衡公式，對輸出信號進行FFE去加重均衡。

4 帶有T-coil的ESD電路

為了保證發(fā)射機的工作可靠性，發(fā)射機的差分輸出端口需要ESD保護電路進行防護。為了獲得較大的電壓防護裕度，ESD保護電路中的二極管尺寸不宜太小，而大尺寸的二極管會引入較大的寄生電容，使得信號在輸入傳輸線之前就產生了一個較大的低通衰減，降低了整個發(fā)射機電路與傳輸線的匹配性能。本文采用T-coil技術［15］，補償ESD電路寄生帶來的低通特性，提升匹配度和回波損耗性能。

T-coil技術通過一對電感，與ESD保護電路二極管形成一個T型結構，如圖6所示。通過合理設計器件參數(shù)利用傳輸函數(shù)的零點來抵消低頻極點從而擴展帶寬。理想情況下，T-coil方案能將帶寬提升約2.72倍［7］，大大提升了傳輸性能。

T-coil電路的等效模型如圖7（a）所示。兩個線圈的感值分別為La、Lb，它們的互感值為M=k（LaLb）0.5，k為兩電感的耦合系數(shù)，Ra、Rb為電感寄生電阻，橋接電容Cb表示兩個電感線圈之間的邊緣寄生電容；Cesd為ESD保護電路二極管的寄生電容；Cpkg為封裝引腳的寄生電容，Ctx為驅動器輸出端寄生電容；接收機匹配阻抗Rrx和發(fā)射機匹配阻抗Rtx均為50Ω。為了方便分析，根據(jù)耦合電容等效理論對T-coil電感進行解耦，如圖7（b）所示。然后，再通過Δ-Y電路轉換進一步化簡，得到圖7（c）所示的等效模型。

經過詳細推導，可以得到圖7（c）中的各阻抗參數(shù)為

Z1=（Ls+M）s+RaD（s）（3）

Z2=（Lb+M）s+RbD（s）（4）

Z3=v4s4+v3s3+v2s2+v1s+1u3s3+u2s2+u1s（5）

Ztx=Rtx1+sRtxCtx（6）

式（3）～（6）中，各變量的表達式為

D（s）=Cb（La+Lb+2M）s2+Cb（Ra+Rb）s+1

v1=Cb（Ra+Rb）

v2=RaRbCbCesd+Cb（La+Lb+2M）－MCesd

v3=CbCesd（LaRb+LbRa）

v4=CbCesd（LaLb－M2）

u1=Cesd

u2=CbCesd（Ra+Rb）

u3=CbCesd（La+Lb+2M）（7）

當不考慮封裝寄生電容Cpkg時，發(fā)射機Vin到Vout的傳遞函數(shù)H（s）和輸出等效阻抗Z′tx_out為

H（s）=RrxZ2Z3

（Rtx+Z1+Z2）（Z2+Rrx）Z2+（Rrx+Z1）Z1Z3 （8）

Z′tx_out=ZtxZ3+Z1Z3+Z1Z2+Z2Z3+Z2Ztx

Z1+Z3+Ztx（9）

考慮封裝寄生電容Cpkg，則發(fā)射機的輸出阻抗如下

Ztx_out=Z′tx_out1+sCpkgZ′tx_out（10）

回波損耗|S11|可以表示為

|S11|=20lg|r|=20lg

Ztx_out-50

Ztx_out+50

（11）

考慮到電路版圖布局和電路性能，本文T-coil中的電感采用對稱結構即La=Lb=L。根據(jù)式（8）表示的傳遞函數(shù)和式（9）表示的回波損耗，對L取不同的值繪制出相應的頻率響應曲線，如圖8所示（本文取k=0.4，Ctx=200fF，Cpkg=70fF，Cesd=300fF，Rtx=Rrx=50Ω，對T-coil中電感線圈的感值進行估算）。可見，相比于L=0即不采用T-coil技術的情況下，較為理想的器件參數(shù)的T-coil可以顯著擴展傳輸帶寬、降低回波損耗，從而提升傳輸性能。

本文最終借助芯和半導體公司的電磁仿真軟件IRIS工具，對電感線圈進行了建模和設計，并經過多次的迭代，確定了T-coil電感線圈的版圖。

5 仿真和測試結果

本文SerDes發(fā)射機電路采用28nm CMOS工藝設計并流片。圖9為流片后整顆芯片的實際概貌圖和發(fā)射機電路的版圖，單條通道的發(fā)射機面積為300×150μm2，8條通道的總面積為2450×290μm2。

對流片前的版圖提取寄生參數(shù)后進行仿真，得到如下結果。在輸入8GHz、占空比為60%的輸入時鐘情況下，時鐘占空比校準電路的校準收斂過程如圖10所示。由圖可見，反饋環(huán)路通過調控延時單元來改變時鐘上升下降延時，實現(xiàn)了時鐘占空比校準，70ns內得到了50.08%的輸出占空比。進一步的仿真表明，該電路在不同工藝角、溫度和電源電壓條件下，均能將失調校準至±0.12%以內，大幅減小了半速率結構發(fā)射機中由時鐘占空比失真所引起的確定性抖動。

完成匹配電阻自校準后對輸出端口進行S參數(shù)仿真，圖11為不同條件下的回波損耗即S11的仿真結果。結果表明，當ESD電路帶入T-coil結構拓展帶寬后，回波損耗減小約9dB，性能得到了顯著優(yōu)化。

圖12為本文發(fā)射機均衡性能的仿真結果，圖中SST驅動器支路單元并聯(lián)個數(shù)為32。從中可以看到，不同均衡值配置下，電路對輸入的PRBS7數(shù)據(jù)中連續(xù)出現(xiàn)的數(shù)據(jù)碼值實現(xiàn)了可控幅值的去加重均衡。經計算，電壓擺幅的減小量與式（2）結果吻合。

對流片后的芯片進行測試，圖13為測試臺及測試設備。圖14給出了室溫下所測得的16Gb/s PRBS7數(shù)據(jù)碼型的眼圖結果。在10－12誤碼率要求下，眼圖高度約為811mV，眼圖寬度約為58.8ps，整體抖動為7.35ps，其中確定性抖動約為1.423ps，隨機抖動約為415fs，計算得到的能效為3.07pJ/bit。各項數(shù)據(jù)均符合JESD204B協(xié)議的要求。

表1給出了本文與其他參考文獻SerDes發(fā)射機性能參數(shù)的對比?？梢钥吹剑疚乃O計的16Gb/s發(fā)射機電路在數(shù)據(jù)抖動、回波損耗以及低功耗、高能效的性能上具有一定優(yōu)勢，且電路中半速率發(fā)射機結構以及占空比調節(jié)電路大大降低了外部時鐘電路的需求，一步式匹配阻抗自校準功能也顯著增加了芯片的靈活度。

6 結 論

本文提出了一種符合JESD204B協(xié)議的16 Gb/s SerDes發(fā)射機電路，該電路采用半速率非歸零碼的傳輸方式。時鐘占空比校準電路能夠自適應地校準輸入時鐘的占空比失調。采用改進的多支路并聯(lián)的源串聯(lián)終端（SST）驅動架構，有效實現(xiàn)了匹配阻抗校準和前饋均衡方案的結合。一步式匹配阻抗自校準方案，能夠更有效地解決先進工藝下片上電阻較大的制造偏差所帶來的匹配阻抗失調和反射現(xiàn)象。最后，采用T-coil結構有效補償了ESD保護電路的寄生所導致的高頻信號衰減。經流片測試，本文發(fā)射機在16 Gb/s的傳輸速率下，輸出信號眼高為811 mV，眼寬約為58.8 ps，總抖動為7.35 ps，發(fā)射機功耗約為49.2 mW，能效比為3.07 pJ/bit。版圖面積約為300×150 μm2。各項指標均滿足JESD204B協(xié)議的要求，并在能效、抖動性能和眼圖質量上均有一定的優(yōu)勢。

參考文獻：

［1］STAUFFER D R， MOHAMMAD A， OGILVIE C R， et al. High Speed Ser Des devices and applications ［M］. Berlin， Germany： Springer， 2008.

［2］JEDEC Solid State State Technology Association. Serial interface for data converters： JESD204B ［S］. America： JEDEC Solid State State Technology Association， 2011.

［3］RYLOV S， BEUKEMA T， TOPRAK-DENIZ Z， et al. 3.1 A 25Gb/s ADC-based serial line receiver in 32nm CMOS SOI ［C］//2016 IEEE International Solid-State Circuits Conference （ISSCC）. Piscataway， NJ， USA： IEEE， 2016： 56-57.

［4］CUI Delong， ZHANG Heng， HUANG N， et al. 3.2 A 320mW 32Gb/s 8b ADC-based PAM-4 analog front-end with programmable gain control and analog peaking in 28nm CMOS ［C］//2016 IEEE International Solid-State Circuits Conference （ISSCC）. Piscataway， NJ， USA： IEEE， 2016： 58-59.

［5］陳婷婷. 基于JESD204B協(xié)議的接收端電路研究與實現(xiàn) ［D］. 無錫： 江南大學， 2022.

［6］欒昌海， 馬艷. Serdes技術發(fā)展介紹以及未來的挑戰(zhàn) ［J］. 中國集成電路， 2022， 31（11）： 49-53.

［7］湛偉. 高速Serdes技術的發(fā)展趨勢和挑戰(zhàn) ［J］. 電子產品世界， 2019， 26（9）： 48-53.

ZHAN Wei. Development trend and challenge of high speed Serdes technology ［J］. Electronic Engineering amp; Product World， 2019， 26（9）： 48-53.

［8］BULZACCHELLI J F， MEGHELLI M， RYLOV S V， et al. A 10-Gb/s 5-tap DFE/4-tap FFE transceiver in 90-nm CMOS technology ［J］. IEEE Journal of Solid-State Circuits， 2006， 41（12）： 2885-2900.

［9］張瑤， 張鴻， 李梁， 等. 時鐘數(shù)據(jù)恢復電路中的線性相位插值器 ［J］. 西安交通大學學報， 2016， 50（2）： 48-54.

ZHANG Yao， ZHANG Hong， LI Liang， et al. A linear phase interpolator for clock and data recovery circuits ［J］. Journal of Xi’an Jiaotong University， 2016， 50（2）： 48-54.

［10］付玉山， 馬奎， 唐重林， 等. 一種28Gbps高速SERDES發(fā)射器 ［J］. 微電子學與計算機， 2021， 38（10）： 103-108.

FU Yushan， MA Kui， TANG Zhonglin， et al. A 28Gbps high-speed SERDES transmitter ［J］. Microelectronics amp; Computer， 2021， 38（10）： 103-108.

［11］彭嘉豪， 李儒章， 付東兵， 等. 基于差分編碼技術的12.5 Gbit/s高速SerDes發(fā)射機 ［J］. 微電子學， 2021， 51（1）： 85-90.

PENG Jiahao， LI Ruzhang， FU Dongbing， et al. A 12.5 Gbit/s high speed SerDes transmitter based on differential encoding technology ［J］. Microelectronics， 2021， 51（1）： 85-90.

［12］PENG P J， LAI S T， WANG W H， et al. 6.8 a 100Gb/s NRZ transmitter with 8-tap FFE using a 7b DAC in 40nm CMOS ［C］//2020 IEEE International Solid-State Circuits Conference-（ISSCC）. Piscataway， NJ， USA： IEEE， 2020： 130-132.

［13］GU Youzhi， CHEN Junkun， LI Xiaolin， et al. A 32Gb/s NRZ wireline transmitter with CMFB-based CML driver in 28nm CMOS technology ［C］//2021 IEEE International Midwest Symposium on Circuits and Systems （MWSCAS）. Piscataway， NJ， USA： IEEE， 2021： 14-17.

［14］MENOLFI C， TOIFL T， BUCHMANN P， et al. A 16Gb/s source-series terminated transmitter in 65nm CMOS SOI ［C］//2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. Piscataway， NJ， USA： IEEE， 2007： 446-614.

［15］WANG Tonghui， ZOU Jiaxuan， QI Huanhuan， et al. A programmable pre-emphasis technique with combined RLC source degeneration for high-speed serial link transmitters ［J］. Chinese Journal of Electronics， 2022， 31（1）： 52-58.

［16］TANG Hanchun， DING Li， JIN Jing， et al. A 28Gb/s 2-tap FFE source-series-terminated transmitter in 22nm CMOS FDSOI ［C］//2018 IEEE International Symposium on Circuits and Systems （ISCAS）. Piscataway， NJ， USA： IEEE， 2018： 1-4.

［17］張媛菲. 基于28nm CMOS工藝的高速SerDes接口發(fā)送端設計 ［D］. 沈陽： 遼寧大學， 2023.

［18］王新武， 張長春， 張翼， 等. 56Gb/s低功耗分數(shù)間隔FFE PAM4SerDes發(fā)射機設計 ［J/OL］.微電子學： 1-8［2024-04-23］. https：//doi.org/10.13911/j.cnki.1004-3365. 230299.

WANG Xinwu， ZHANG Changchun， ZHANG Yi， et al.Design of a 56Gb/s low-power PAM4 SerDes transmitter with a fractionally-spaced FFE ［J/OL］. Microelectronics： 1-8［2024-04-23］. https：//doi.org/10.13911/j.cnki.1004-3365. 230299.

［19］KOSSEL M， MENOLFI C， WEISS J， et al. A T-coil-enhanced 8.5Gb/s high-swing source-series-terminated transmitter in 65nm bulk CMOS ［C］//2008 IEEE International Solid-State Circuits Conference-Digest of Technical Papers. Piscataway， NJ， USA： IEEE， 2008： 110-599.

［20］GALAL S， RAZAVI B. Broadband ESD protection circuits in CMOS technology ［J］. IEEE Journal of Solid-State Circuits， 2003， 38（12）： 2334-2340.

［21］RAZAVI B. The bridged t-coil： a circuit for all seasons ［J］. IEEE Solid-State Circuits Magazine， 2015， 7（4）： 9-13.

［22］李楠楠， 黃正波， 季惠才， 等. 用于高速模數(shù)轉換器的電荷泵型低抖動時鐘管理電路 ［J］. 西安交通大學學報， 2020， 54（1）： 162-168.

LI Nannan， HUANG Zhengbo， JI Huicai， et al. A low jitter charge pump based clock management circuit for high speed analog-to-digital converters ［J］. Journal of Xi’an Jiaotong University， 2020， 54（1）： 162-168.

［23］LYU Bingrong， YE Fan， REN Junyan. A 6-Gb/s wireline transmitter design with 3-tap FFE in 28nm CMOS technology ［C］//2023 IEEE 15th International Conference on ASIC （ASICON）. Piscataway， NJ， USA： IEEE， 2023： 1-4.

［24］BALAN V， CAROSELLI J， CHERN J G， et al. A 4.8-6.4-Gb/s serial link for backplane applications using decision feedback equalization ［J］. IEEE Journal of Solid-State Circuits， 2005， 40（9）： 1957-1967.

［25］HUANG Yibin， YANG Haohan， CHEN Wenya， et al. An 8-Gbps， low-jitter， four-channel transmitter with a fractional-spaced feed-forward equalizer ［J］. Electronics， 2022， 11（11）： 1768.

［26］程麗樺. 基于130nm工藝10.3125Gbps發(fā)送器設計與實現(xiàn) ［D］. 成都： 電子科技大學， 2021.

［27］CHATTOPADHYAY B， BHAT S N， NAYAK G， et al. A 12.5Gbps transmitter for multi-standard SERDES in 40nm low leakage CMOS process ［C］//2018 31st International Conference on VLSI Design and 2018 17th International Conference on Embedded Systems （VLSID）. Piscataway， NJ， USA： IEEE， 2018： 13-18.

［28］SAVOJ J， ASLANZADEH H， CAREY D， et al. Wideband flexible-reach techniques for a 0.5～16.3Gb/s fully-adaptive transceiver in 20nm CMOS ［C］//Proceedings of the IEEE 2014 Custom Integrated Circuits Conference. Piscataway， NJ， USA： IEEE， 2014： 1-4.

（編輯 杜秀杰）