條形碼模塊的電壓降分析與優(yōu)化

雷傳煌，王仁平，盧朝輝

（福州大學(xué) 物理與信息工程學(xué)院，福建福州，350108）

0 引言

近年來，隨著半導(dǎo)體工藝由微米級進(jìn)入到納米級的發(fā)展，芯片的集成度越來越高，單位面積的功率密度和電流密度不斷上升，容易在大規(guī)模集成電路的電源網(wǎng)絡(luò)產(chǎn)生嚴(yán)重的電壓降問題，進(jìn)而導(dǎo)致芯片功能失效[1]。因此，在先進(jìn)工藝下流片前對大規(guī)模集成電路進(jìn)行電壓降分析是必不可少的[2]。

為了修復(fù)電壓降違例，在傳統(tǒng)優(yōu)化電壓降過程中，需要現(xiàn)在專業(yè)的電壓降簽核工具中進(jìn)行分析電壓降結(jié)果，然后返回到PR 工具中手動調(diào)整和修改layout，該方法過程繁瑣，且手動修改layout 對繞線資源的占用太多。本項目結(jié)合主流電壓降簽核工具Redhawk 的自動化修復(fù)流程，可以直接在該工具中進(jìn)行l(wèi)ayout 的修改，并在達(dá)到電壓降修復(fù)的過程中減小對繞線資源的占用，達(dá)到芯片面積有效利用率的最大化。

本項目基于的中芯國際的55nm（semiconductor manufacturing international corporation，SMIC）的工藝庫，設(shè)計了一款條形碼識別模塊，可以進(jìn)行條形碼識別功能。本文從工程的角度入手，在充分考慮設(shè)計的性能、面積的前提下，在自動布局布線階段采用了可關(guān)斷和多電源電壓等多種低功耗優(yōu)化技術(shù)來改善設(shè)計的功耗和電壓降，最后通過 Apache 公司的電壓降分析工具RedHawk 對設(shè)計進(jìn)行靜態(tài)和動態(tài)電壓降分析和優(yōu)化。

1 電壓降產(chǎn)生機(jī)制和影響

■1.1 電壓降產(chǎn)生機(jī)制

在芯片設(shè)計中，通常假設(shè)有一個理想電源可以提供足夠的電流來滿足標(biāo)準(zhǔn)單元和宏單元的工作電壓要求。但是，由于電源網(wǎng)絡(luò)本身的電阻值的存在，電流流經(jīng)電源網(wǎng)絡(luò)到達(dá)每個標(biāo)準(zhǔn)單元和宏單元上的電源端會損失部分電壓，同時地端會有部分電壓反彈，這一現(xiàn)象被稱為電壓降[3]。電壓降具體分為電源電壓降落（VDD Drop）和地線電壓反彈（VSS Bounce）[4]。

芯片中的電壓降不僅與電流密度和金屬互聯(lián)線的電阻率有關(guān)，還和芯片上標(biāo)準(zhǔn)單元和宏單元的工作狀態(tài)有關(guān)。圖1是電源電流經(jīng)由PAD 到達(dá)各個標(biāo)準(zhǔn)單元的電源網(wǎng)絡(luò)示意圖，其中R11～R14為電源線上的寄生電阻，R21～R24為地源線上的寄生電阻，B1～B4為該電源網(wǎng)絡(luò)上的標(biāo)準(zhǔn)單元，I1～I(xiàn)4分為標(biāo)準(zhǔn)單元B1～B4的工作電流。假設(shè)只有標(biāo)準(zhǔn)單元B4工作，B4的工作電流I4經(jīng)過寄生電阻R11～R14并在這些電阻上產(chǎn)生了壓降，使得B4的實際供電電壓小于理想電源電壓Vpower。根據(jù)歐姆定律算得在B4電源端的電壓降為：

圖1 電源網(wǎng)絡(luò)示意圖

此時，對于沒有處于工作狀態(tài)的B3而言，B4的工作電流I4會流過寄生電阻R11～R13并在這些電阻上產(chǎn)生壓降，因此在B3電源端會產(chǎn)生電壓降：

同理，B4的工作電流I4會給同一電源網(wǎng)絡(luò)上的每一個標(biāo)準(zhǔn)單元都造成一定的電壓降。目前芯片的規(guī)模基本是在百萬級門電路以上，標(biāo)準(zhǔn)單元在一個時鐘周期往往存在大量翻轉(zhuǎn)的情況，一定程度的電壓降是不可避免的[5]。在先進(jìn)半導(dǎo)體制造工藝下，由于電源網(wǎng)絡(luò)設(shè)計的不合理，芯片會往往也會電壓降問題更加明顯，進(jìn)而導(dǎo)致對芯片的性能甚至功能產(chǎn)生嚴(yán)重影響[6]。

■1.2 電壓降對芯片性能的影響

電壓降可以影響cell 和net 的delay。通過fab 廠提供liberty 文件可以知道cell delay 是input slew 和output load 的函數(shù)。如圖2 所示，由于峰值電壓的減小，有電壓降的單元實例的電壓擺幅會小于標(biāo)準(zhǔn)電壓，導(dǎo)致input slew 變大，進(jìn)而會影響接收單元的cell delay 和net delay。

圖2 電壓降與delay 關(guān)系圖

由電壓降所產(chǎn)生的cell delay 和net delay 也會進(jìn)一步造成建立時間和保持時間的時序違例。如圖3 所示，如果電壓降位于數(shù)據(jù)路徑，數(shù)據(jù)路徑的延時增加，它可能產(chǎn)生建立時間時序違例；如果電壓降位于時鐘路徑，時鐘源點到第二級寄存器的延時增加，它可能產(chǎn)生保持時間時序違例。

圖3 電壓降引起setup 和hold 時序違例示意圖

電壓降不僅對芯片的時序有影響，也會對噪聲容限造成損傷。由于電壓降的存在，晶體管的噪聲容限更進(jìn)一步降低，使得在百萬級晶體管的設(shè)計中處理連線耦合噪聲效應(yīng)變得更加困難。

2 電壓降工程分析原理與實例

■2.1 電壓降工程分析原理

2.1.1 靜態(tài)電壓降分析原理和流程

電壓降包括靜態(tài)電壓降分析和動態(tài)電壓降分析。靜態(tài)電壓降分析是根據(jù)一段時間內(nèi)得到的平均功耗計算流過芯片上每個單元的平均電流，從而得到的平均電壓降。電源網(wǎng)絡(luò)中存在的開路，通孔的缺失，存在浮空塊和懸掛塊，電源條寬度或者密度不足，以及高電流密度都會導(dǎo)致靜態(tài)電壓降問題。

如圖4 所示，靜態(tài)電壓降分析時，把供電PAD 等效為理想的直流電流源，把電源地網(wǎng)絡(luò)等效為電阻R 網(wǎng)絡(luò)。

圖4 靜態(tài)電壓降電源網(wǎng)絡(luò)等效電路圖

靜態(tài)電壓降的計算過程：

（1）計算每個instance 流過的平均電流：使用前面計算出來每個instance 的平均功耗，通過lavg=Pavg/Vsupply公式計算每個instance 的平均電流。

（2）計算每個節(jié)點的電壓：有了每個instance 流過的平均電流再加上前面抽取的電源網(wǎng)絡(luò)上的電阻，根據(jù)基爾霍夫定律就可以算出每個節(jié)點的電壓。

（3）計算靜態(tài)電壓降值：根據(jù)每個節(jié)點的電壓可以算出每個instance 電源網(wǎng)絡(luò)上的壓降和地線上的地彈，然后把兩者加起來除供電電壓就是電壓降值。

2.1.2 動態(tài)電壓降分析原理和流程

動態(tài)電壓降分析是通過芯片翻轉(zhuǎn)率最高的一段時間計算得到電路的瞬時峰值電流，從而得到的芯片上動態(tài)電壓降結(jié)果。動態(tài)電壓降分析主要檢查因芯片上標(biāo)準(zhǔn)單元翻轉(zhuǎn)情況而導(dǎo)致的局部電壓降違例。

如圖5 所示，動態(tài)電壓降分析時，把供電PAD 等效為理想的交流電流源，把電源地網(wǎng)絡(luò)上等效為有電阻、電容、電感的網(wǎng)絡(luò)。

圖5 動態(tài)電壓降電源網(wǎng)絡(luò)等效電路圖

動態(tài)電壓降的計算過程：

（1）計算每個instance 流過的瞬態(tài)電流：對于翻轉(zhuǎn)的instance，流過的電流為PWL（piece-wise linear）current。

（2）計算每個節(jié)點的電壓：每個節(jié)點的動態(tài)電壓波形通過瞬態(tài)仿真計算獲得。RedHawk 根據(jù)VCD 文件指定的翻轉(zhuǎn)率(toggle rate)信息推導(dǎo)出信號線最壞情況的翻轉(zhuǎn)場景。使用來自LIB 文件或APL 的電流配置文件中最壞情況的翻轉(zhuǎn)場景的電流，并根據(jù)抽取出的寄生電阻計算出每個節(jié)點的電壓。

（3）計算Dynamic IR Drop：根據(jù)每個節(jié)點的電壓可以算出每個instance 電源網(wǎng)絡(luò)上的壓降和地線上的地彈，然后把兩者加起來就是電壓降值。

■2.2 電壓降工程分析實例

本項目是一個基于中芯國際55nm 工藝的條形碼識別模塊，Chip size 大約是 2730μm×2770μm。本設(shè)計基于Apache 公司的RedHawk 工具進(jìn)行電壓降的分析與簽核，它做的各種分析的準(zhǔn)確度很高，通過了它的檢驗，可以達(dá)到流片的要求。根據(jù) Foundry 的提供的資料，電壓降分析的Signoff 標(biāo)準(zhǔn)如下：

功耗分析 Process Corner：Typical-Typical。

工作電壓：1.2V。

靜態(tài)電壓降的最大限值：3%。

動態(tài)電壓降的最大限值：15%。

2.2.1 靜態(tài)電壓降分析

靜態(tài)電壓降主要是基于平均功耗分析得來的，得到的是平均的電壓降的大小。平均功耗由內(nèi)部功耗，開關(guān)功耗以及泄露功耗三部分構(gòu)成。

根據(jù)voltage drop map 可以看到整個模塊的電源/地線的靜態(tài)電壓降的熱點區(qū)域（Hot Spot）即電壓降比較大的位置，圖6 為模塊內(nèi)所有電源線和地線的電壓降熱點圖?？梢杂^察到VDD 的最大電壓降為19.60mV，VSS 的最大電壓降為18.60mV，單元實例上的最大電壓降為38.18mV，超過了32.4mV 的理想閾值，出現(xiàn)了電壓降違例。

圖6 改善前靜態(tài)電壓降熱點分布圖

圖7 改善前最差靜態(tài)電壓降結(jié)果圖

在分析靜態(tài)電壓降前，需要查看電源網(wǎng)絡(luò)的連接性，確保沒有短路、開路和電源網(wǎng)絡(luò)連接過孔缺失的存在。通過分析電壓降較差的區(qū)域發(fā)現(xiàn)并沒有缺失Power via 導(dǎo)致電源網(wǎng)絡(luò)連接性不強(qiáng)，但通過Toggle density map 和Power density map 發(fā)現(xiàn)存在這部分的單元實例的翻轉(zhuǎn)率較高，產(chǎn)生的平均功耗比較高，因此導(dǎo)致電壓降比較高。通過使用Redhawk 的FAO（Fixing and Optimization）功能，可以對熱點區(qū)域的靜態(tài)電壓降進(jìn)行自動化修復(fù)。FAO 功能基于修改熱點區(qū)域中電源條的寬度來達(dá)到的電壓降目標(biāo)，同時寫出電源線修改后的相關(guān)信息以便于在PR 工具中使用，具體的腳本如下：

FAO 完成后，工具需要重新執(zhí)行電源網(wǎng)絡(luò)電阻參數(shù)的抽取、設(shè)置封裝寄生參數(shù)和電壓降的分析。根據(jù)電壓降優(yōu)化后的熱點圖8 和結(jié)果圖9 得到，此時單元實例的最大靜態(tài)電壓降由之前的38.18mV 降為29.57mV，所以此項目通過加寬熱點區(qū)域部分的電源線寬度的方式可以使靜態(tài)電壓降滿足簽核要求。

圖8 改善后靜態(tài)電壓降熱點分布圖

圖9 改善后最差靜態(tài)電壓降結(jié)果圖

2.2.2 動態(tài)電壓降分析

為了模擬芯片工作的真實場景，動態(tài)電壓降需要使用后仿真得到的VCD 波形文件進(jìn)行動態(tài)功耗計算。VCD 波形文件中包含芯片處于高翻轉(zhuǎn)率的時間段，RedHawk 可以在這個時間段通過VCD 提供的翻轉(zhuǎn)數(shù)據(jù)計算動態(tài)功耗和電壓降。

基于工具對模塊動態(tài)IR Drop 分析結(jié)果，如圖10 所示，可以看出中心區(qū)域IR Drop 出現(xiàn)比較嚴(yán)重的違例，其VDD 的最大電壓降為92.60mV，VSS 的最大電壓降為92.20mV，其中單元實例上最大的電壓降達(dá)到185.65mV，超過了148.5mV 的理想閾值。

圖10 改善前動態(tài)電壓降熱點分布圖

圖11 改善前的最差動態(tài)電壓降結(jié)果圖

通過Power density map 發(fā)現(xiàn)中心區(qū)域的功耗密度最大，這是因為功耗較大的單元實例聚集在一起造成的。在設(shè)計的signoff 階段時，單元實例的布局確定下來了，此時挪動單元實例的位置會造成關(guān)鍵路徑時序的變化，甚至導(dǎo)致嚴(yán)重的時序違例。增加電源條則容易導(dǎo)致電源條和信號線短路而引入新的DRC 問題。該工程修復(fù)動態(tài)IR Drop 方法主要是將一些驅(qū)動過大的單元實例替換成驅(qū)動較小的單元實例和在熱點區(qū)域插入Decap 電容來修復(fù)。

利用Redhawk 的FAO 功能對熱點區(qū)域進(jìn)行插入Decap 單元的方法，工具會自動尋找到熱點區(qū)域內(nèi)可以插Decap 單元的位置，并合理地加入Decap 單元和寫出插入的Decap 單元的相關(guān)信息以便于在PR 工具中使用，具體的腳本如下：

FAO 完成后，根據(jù)電壓降優(yōu)化后的熱點圖12 和結(jié)果圖13 得到，此時單元實例最大的動態(tài)電壓降由之前的185.65mV 降為134.05mV，在保證時序收斂的前提下，通過將大驅(qū)動單元實例替換成小驅(qū)動單元實例和增加Decap單元的方式可以取得較好動態(tài)電壓降優(yōu)化效果。

圖12 改善后動態(tài)電壓降熱點分布圖

圖13 改善后的最差動態(tài)電壓降結(jié)果圖

3 結(jié)語

為了保證芯片的可靠性和良品率，對芯片進(jìn)行IR drop分析是必不可少的。本文基于Redhawk 的電壓降自動化修復(fù)流程，對芯片功耗和電壓降產(chǎn)生機(jī)制、靜態(tài)和動態(tài)電壓降分析流程作出介紹，并對實際的物理模塊進(jìn)行了電壓降分析優(yōu)化。本項目中靜態(tài)電壓降減少了8.16mV，動態(tài)電壓降減少了51.6mV，最終靜態(tài)電壓降占工作電壓的2.74%，動態(tài)電壓降占工作電壓的12.41%，達(dá)到了該項目的signoff要求。