基于信號完整性的萬兆通信系統(tǒng)的優(yōu)化設(shè)計

李宇飛，馬秀碧，冉萬寧

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

隨著電子技術(shù)的快速發(fā)展，通信速率急劇增大。光纖通信技術(shù)以其極快的傳輸速率、極強(qiáng)的抗干擾能力和更低的建設(shè)成本，短短數(shù)年間在大部分國家被廣泛推廣和普及，并成為了主流的通信傳輸技術(shù)[1-2]。其中，高速PCB 的設(shè)計成了影響光纖通信產(chǎn)品性能以及穩(wěn)定性的關(guān)鍵因素。

在高速PCB 設(shè)計當(dāng)中，PCB 走線、器件布局、疊層設(shè)置等都會造成信號完整性問題[3-5]。相較于傳統(tǒng)的只憑儀表儀器待制版后進(jìn)行測量的方法，基于信號完整性的設(shè)計在布線過程中增加了仿真的驗證，大大提高了設(shè)計的效率與成功率。

本文針對一款成熟的光纖通信產(chǎn)品在實際使用過程中提出的改進(jìn)需求，在不改變原有器件選型和整體布局的情況下，重新對高速鏈路的布線進(jìn)行設(shè)計以滿足改進(jìn)需求，設(shè)計過程中進(jìn)行了仿真驗證，經(jīng)最終投板測試達(dá)到了改進(jìn)目標(biāo)。

2 萬兆以太網(wǎng)卡

本文使用的萬兆以太網(wǎng)卡是本公司設(shè)計生產(chǎn)的一款光纖通信產(chǎn)品，該板卡用于萬兆網(wǎng)絡(luò)數(shù)據(jù)的處理與傳輸。萬兆以太網(wǎng)卡基于FPGA 中間層板卡（FMC），引腳定義符合高引腳計數(shù)（HPC）標(biāo)準(zhǔn)。單板集成了1 片XC7K325T 最小系統(tǒng)以及2 個單路光收發(fā)一體模塊（最多可支持4 個光模塊），數(shù)據(jù)傳輸速率高達(dá)10 Gbit/s[6]，外圍硬件資源還有PRO_CLK 時鐘模塊、調(diào)試JTAG、調(diào)試串口RS232、FPGA 配置芯片QSPI Flash 和配置存儲EEPROM 等。該網(wǎng)卡以其穩(wěn)定、高速的傳輸速率和較低的誤碼率（BER）受到用戶的肯定，目前已實現(xiàn)小批量生產(chǎn)。

3 萬兆以太網(wǎng)卡改進(jìn)設(shè)計

萬兆以太網(wǎng)卡遵循FMC 標(biāo)準(zhǔn)而設(shè)計，可作為一款通用產(chǎn)品供有大數(shù)據(jù)量通信要求的用戶使用。在市場調(diào)研中得知有些用戶有光纖通信需求，但該用戶載板FMC 連接器高度較網(wǎng)卡設(shè)計值小1 mm，這就造成網(wǎng)卡光模塊與用戶載板干涉，無法安裝。解決干涉問題有兩種方案：一是選用性能參數(shù)相同、高度小1 mm的光模塊；二是將光模塊處的PCB 做薄1 mm，同時優(yōu)化周圍線路?？紤]到改進(jìn)周期、物料成本等因素，最終決定采用第二種方案。

改進(jìn)后的網(wǎng)卡需要將光模塊周圍的PCB 減薄，而原PCB 僅為1.6 mm，疊層數(shù)僅有10 層。因此，需要先增加PCB 板的厚度和疊層數(shù)量，以方便后續(xù)布線工作。改進(jìn)方案中，將PCB 疊層數(shù)量從10 層增加到16層，將PCB 板厚度從1.6 mm 增加到2.2 mm。在此基礎(chǔ)上，將光模塊周圍的部分PCB 減薄1 mm，并將疊層數(shù)量減少到8 層，以達(dá)到改進(jìn)目標(biāo)。同時，針對光模塊周圍電路做適應(yīng)性更改，其中包括速度最快的光纖通信鏈路，其最大速率高達(dá)10 Gbit/s，奈奎斯特頻率為5.16 GHz。由于光模塊周圍減薄，去耦電容需重新布局，考慮到高速電路信號完整性涉及的衰減、反射、振鈴、碼間干擾等問題，改進(jìn)后的鏈路應(yīng)最大限度地保持原鏈路狀態(tài)。

改進(jìn)前后走線對比如圖1 所示，對于TX 信號，改進(jìn)前的走線長度為68.300 6 mm，連接關(guān)系為：FPGA→過孔→第8 層傳輸線→過孔→去耦電容→光模塊。改進(jìn)后的走線長度為71.526 4 mm，連接關(guān)系為：FPGA→過孔→第14 層傳輸線→過孔→去耦電容→過孔→光模塊。對于RX 信號，改進(jìn)前走線長度為71.323 2 mm，連接關(guān)系為：光模塊→過孔→第6 層傳輸線→過孔→去耦電容→過孔→第6 層傳輸線→過孔→FPGA。改進(jìn)后的走線長度為71.501 mm，連接關(guān)系為：光模塊→過孔→第12 層傳輸線→過孔→去耦電容→過孔→底層傳輸線→過孔→FPGA。改進(jìn)后高速鏈路焊盤大小、過孔大小、阻抗都與改進(jìn)前的鏈路保持一致。

圖1 改進(jìn)前后走線對比

4 信號完整性仿真分析

萬兆以太網(wǎng)卡改進(jìn)設(shè)計需解決高速鏈路的信號完整性問題，本文通過仿真工具在制版前對關(guān)鍵信號進(jìn)行仿真分析，力求將設(shè)計風(fēng)險降到最低，縮短改進(jìn)設(shè)計周期。在仿真正式實施之前，需要準(zhǔn)備各種參數(shù)準(zhǔn)確的電路模型。目前針對板級各元素的模型種類有很多，包括以IBIS 為代表的電工學(xué)特性模型，以SPICE 為代表的工作原理模型、以S 參數(shù)為代表的頻域模型。IBIS 模型的優(yōu)點是建模方便，節(jié)約資源，適用范圍廣泛；SPICE 模型則在計算精度方面有較大優(yōu)勢，但模型復(fù)雜，計算時間長；S 參數(shù)模型通常用于描述無源線性網(wǎng)絡(luò)[7]。本文對仿真模型的建模采用的是分而治之的方式，對高速鏈路上的芯片、傳輸線、電容等分別建立等效的電路模型，最終將各部分進(jìn)行級聯(lián)。XC7K325T 采用Xilinx 官方網(wǎng)站下載的IBIS 模型，去耦電容模型采用村田公司提供的S 參數(shù)模型。由于光模塊廠家無法提供相應(yīng)的模型，且萬兆以太網(wǎng)卡改進(jìn)前后光模塊未做更換，本文在仿真時準(zhǔn)備了多個連接器的模型，通過對比仿真結(jié)果與實測眼圖，選取仿真結(jié)果最為接近的連接器的模型替代光模塊模型。通過PCB 走線、提取相應(yīng)的過孔S 參數(shù)，建立萬兆以太網(wǎng)卡高速串行鏈路仿真模型，結(jié)果如圖2 所示，信號由FPGA 發(fā)出，經(jīng)PCB 上的TX 走線至光模塊的TX 端，進(jìn)行光/電轉(zhuǎn)換后，又從光模塊的RX 端進(jìn)入PCB 板的RX 走線，最后進(jìn)入FPGA。

圖2 萬兆以太網(wǎng)卡高速串行鏈路仿真模型

根據(jù)萬兆以太網(wǎng)卡實際使用情況設(shè)置激勵特性，速率為10 Gbit/s，數(shù)據(jù)模式為隨機(jī)，編碼類型為8 B/10 B。改進(jìn)前實測眼圖與仿真眼圖對比結(jié)果如圖3 所示，從圖3 可以看出，改進(jìn)前實測眼圖與仿真眼圖的眼高相當(dāng)，仿真眼圖眼寬略寬于實測眼圖，兩者眼圖的張開程度相當(dāng)，信號質(zhì)量相當(dāng)。從仿真結(jié)果來看，模型的精度滿足仿真分析的要求，可以用于萬兆以太網(wǎng)卡的改進(jìn)仿真。

圖3 改進(jìn)前實測眼圖與仿真眼圖對比結(jié)果

按照改進(jìn)后的方案建立仿真模型，改進(jìn)后仿真眼圖如圖4 所示。從圖4 可以看出，改進(jìn)后眼圖眼寬與改進(jìn)前相當(dāng)，眼高較改進(jìn)前低，改進(jìn)后眼圖的張開程度較小，信號質(zhì)量較差，PCB 改進(jìn)方案需優(yōu)化。

圖4 改進(jìn)后仿真眼圖

5 改進(jìn)方案的優(yōu)化設(shè)計

由信號完整性理論可知，一條鏈路的好壞是由主鏈路的插入損耗、回波損耗和周圍信號對主鏈路的串?dāng)_決定的。所以本次優(yōu)化的目標(biāo)是減少鏈路插入損耗、回波損耗，減少周圍鏈路對主鏈路的串?dāng)_。

全鏈路的插入損耗由走線、過孔、連接器和電容等造成，改進(jìn)方案的信號走線以最短原則為準(zhǔn)，且與原方案長度相當(dāng)，無優(yōu)化空間；連接器、電容為鏈路必需且未更換，無優(yōu)化空間；過孔數(shù)量、層疊與原方案不同，有優(yōu)化空間。

過孔是PCB 上的一個重要的阻抗不連續(xù)點[8]。它的存在會對高速信號的傳輸產(chǎn)生影響，包括信號上升時間延長、傳播速度減慢等。這是由過孔的寄生電容和電感所導(dǎo)致的。

過孔的寄生電容C 可以通過式（1）進(jìn)行估算，

其中：K 為常數(shù)，與電路板的厚度和介電常數(shù)相關(guān)；D1為焊盤直徑；D2為反焊盤直徑。

過孔的寄生電感L 可以通過式（2）進(jìn)行估算，

其中：h 為過孔長度；d 為過孔直徑[8]。

通過式（1）（2）可以看出，過孔的寄生電容與反焊盤直徑、焊盤直徑、印刷板參數(shù)相關(guān)；過孔的寄生電感與過孔長度和過孔直徑相關(guān)，可以通過優(yōu)化過孔結(jié)構(gòu)來降低過孔長度和過孔直徑對寄生電感的影響。同時，過孔殘樁（為過孔中不用于連接信號線的部分）會增加過孔的寄生效應(yīng)，使得阻抗突變更為明顯，信號的衰減增大[9-10]。因此，在高速PCB 設(shè)計中，為保證信號傳輸質(zhì)量，應(yīng)盡量減少使用不必要的過孔。選擇過孔時，應(yīng)盡量使孔徑較小、焊盤尺寸較小、反焊盤尺寸較大，同時去掉非功能焊盤，選擇不帶過孔殘樁或使過孔殘樁盡可能短。

基于以上思路對改進(jìn)方案進(jìn)行優(yōu)化：RX 鏈路去耦電容放置在頂層，導(dǎo)致增加一個過孔，因此將去耦電容放置于底層以減少過孔；減小TX、RX 鏈路過孔的孔徑，由0.254 mm 減小到0.203 2 mm；減小焊盤尺寸，增大反焊盤尺寸；采用背鉆技術(shù)（背鉆孔徑為0.304 8 mm）將過孔殘樁鉆除。

串?dāng)_主要受周圍通道的信號特別是高頻信號的影響[11]。光模塊周圍僅存在高速鏈路及I2C 低速信號。為減少串?dāng)_，增大了高速鏈路與I2C 信號的距離，在高速鏈路的重合處盡量采用十字交叉的形式。

經(jīng)過上述針對信號完整性的分析及優(yōu)化后重新進(jìn)行仿真，改進(jìn)優(yōu)化后的眼圖仿真結(jié)果如圖5 所示。從圖5 可以看出，信號質(zhì)量較初步改進(jìn)方案得到改善，眼高及眼寬與改進(jìn)前相當(dāng)，可以根據(jù)該改進(jìn)優(yōu)化后的PCB 設(shè)計方案進(jìn)行生產(chǎn)。

圖5 改進(jìn)優(yōu)化后的眼圖仿真結(jié)果

萬兆以太網(wǎng)卡改進(jìn)優(yōu)化后，對高速鏈路進(jìn)行測試，改進(jìn)優(yōu)化后萬兆以太網(wǎng)卡實測眼圖如圖6 所示。從圖6 可以看出，方案優(yōu)化后眼圖眼高及眼寬與改進(jìn)前相當(dāng)，信號質(zhì)量與改進(jìn)前相當(dāng)。結(jié)果表明，本次改進(jìn)在符合用戶需求的前提下，使關(guān)鍵鏈路信號質(zhì)量、誤碼率達(dá)到了設(shè)計要求。

圖6 改進(jìn)優(yōu)化后萬兆以太網(wǎng)卡實測眼圖

6 結(jié)論

信號完整性在高速PCB 板的設(shè)計中非常重要，高速鏈路的走線、過孔、PCB 疊層設(shè)置等都會影響信號質(zhì)量，設(shè)計難度很大，傳統(tǒng)設(shè)計方法往往需要改進(jìn)數(shù)次才能達(dá)到要求指標(biāo)。本文在萬兆以太網(wǎng)卡改進(jìn)過程中，建立了高速鏈路的仿真模型，基于該模型對改進(jìn)方案進(jìn)行優(yōu)化設(shè)計，實測眼圖結(jié)果證明改進(jìn)一次成功，從提出改進(jìn)需求至改進(jìn)測試完成，周期僅為3 個月。本文的設(shè)計改進(jìn)方法提升了改進(jìn)效率，提高了產(chǎn)品的市場競爭力，對高速PCB 的設(shè)計優(yōu)化具有一定的參考意義。