10～26 GHz CMOS六位數控衰減器設計與實現

雒寒陽，李 斌，陳衛(wèi)東

(1.中國電子科技集團公司 第五十四研究所，石家莊 050081；2.河北省電磁頻譜認知與管控重點實驗室，石家莊 050011)

0 引言

相控陣系統因其波束指向精確度高、波束合成快以及其快速波束掃描能力被廣泛應用于雷達[1]。相控陣的優(yōu)異特性源于其每個天線單元都有一個T/R(接收/發(fā)送)組件。而數控衰減器作為相控陣收發(fā)組件的核心組成單元，主要用于提供精確的信號幅度控制來抑制副瓣電平和補償通道間增益誤差[2]。為了滿足相控陣系統的高性能、高精度、小型化需求，對數控衰減器的性能提出更高要求，即在保證衰減線性度的同時還必須降低衰減器插入損耗[3]和附加相移[4]。衰減器分為有源衰減器和無源衰減器兩大類。有源衰減器主要是基于可變增益放大器，通過改變負載的值來改變衰減器的增益，最后利用數字電路將連續(xù)變化的增益進行離散化[5-7]。與有源衰減器相比，無源衰減器的功耗幾乎為零，并且線性度高。無源衰減器主要有分布式結構、開關路徑結構以及開關T/Π結構，以上幾種衰減結構主要通過控制射頻開關來實現不同的衰減狀態(tài)[8-10]。與分布式衰減結構和開關路徑型結構相比，開關T/Π結構具有低插入損耗與較小的芯片面積等優(yōu)勢[11]。

采用GaAs等化合物工藝制作的數控衰減器，雖然具有低插入損耗、高線性度等優(yōu)點，但其高成本、低集成度等缺點限制了其在大規(guī)模相控陣中的應用。相對于半導體工藝，硅基CMOS(complementary metal oxide semiconductor)工藝具有高集成度、低功耗和低成本等優(yōu)勢[12-13]，但由于硅襯底的低阻抗特性，MOSFET(metal-oxide-semiconductor field-effect transistor)器件在射頻頻段寄生電容對電路的性能影響較大，采用硅基CMOS工藝設計的衰減器在高頻下實現高精度、低附加相移的難度較大[14-18]。近年來，隨著硅基工藝的快速發(fā)展，GaAs化合物工藝的高頻性能逐漸可以被硅基工藝代替，硅基工藝器件的截止頻率逐漸提高使得利用硅基工藝進行無源衰減器的設計成為現實[19-22]。

目前在系統產品方面，國外研究機構已經研制出了系列化的基于CMOS工藝的高集成度相控陣芯片，大大縮小了整個系統的體積和功耗[23]。顯著簡化了監(jiān)控、衛(wèi)星通信所用的相控陣雷達系統尺寸、重量及功耗，尤其是在平面陣中的應用。國內CMOS毫米波相控陣芯片自主化也取得了一定成果。但未有得到大規(guī)模應用，與國外技術存在一定差距[24]。

本文以CMOS數控衰減器為研究對象，基于55 nm CMOS工藝設計了一款10～26 GHz的六位數控衰減器(步進0.5 dB，最大衰減量31.5 dB，共有64 個衰減狀態(tài))，該數控衰減器采用6位數字信號對6個衰減位進行控制，該數控衰減器在整個帶寬內在保證了衰減精度在0.8 dB下的同時具有良好的附加相位特性，衰減器附加相移在3以內。經過MOS管結構優(yōu)化后的衰減器參考態(tài)插入損耗小于-7 dB。輸入輸出回波損耗均在-10 dB以內，滿足了相控陣系統在射頻頻段的工作需求。

1 衰減器分析與設計

本小節(jié)主要介紹衰減器的基本原理，定性分析各個結構的優(yōu)勢以及前仿真的初值計算問題。然后介紹MOS管的優(yōu)化方法及效果。

1.1 衰減結構分析

開關內嵌型衰減器主要的結構有T型、π型以及橋T型。本文主要采用T型和π型結構。T型電路結構如圖1(a)所示，這種電路結構有源器件少，衰減精度較高同時產生的插入損耗低，但衰減振幅范圍小，比較適合衰減幅度較小的衰減單元。對于本文采用的兩種結構都是通過改變MOS管開關的狀態(tài)來改變電路的工作狀態(tài)，主要通過調節(jié)接地電阻阻值來改變衰減量。當MS1導通時，信號通過一條低損耗通路，此時的插入損耗來源主要于R1和MS1的導通電阻。當MS1截止，MS2導通時，信號被T型電阻網絡衰減。

圖1 經典衰減結構

在計算電路結構的電阻初始值時，為了保證電路在級聯時的性能，我們要先將輸入輸出端口與特征阻抗(50 Ω)進行匹配：

(1)

此時衰減量與電阻阻值的關系為:

LR1+(L-1)R2+Z0L=0

(2)

其中:L是衰減量，Z0是特征阻抗，一般取50 Ω。

Π型結構與T型結構類似，如圖1(b)所示，通過改變MS1和MS2的開關來改變電路的狀態(tài)。Π型拓撲結構適合大衰減量單元。MS1導通時，MS1管等效為一個較小的導通電阻，MS2管此時關斷等效為一個大的關斷電容，此時信號沒有經過衰減路徑。當MS1關斷，MS2管導通時，MS1管等效為一個大的關斷電容，MS2管此時等效為一個小的導通電阻。部分信號流經Π型衰減網絡進行衰減。

我們利用與特征阻抗匹配得到衰減量與電阻的關系：

(3)

LR1R2+(L-1)Z0R2+LZ0R1=0

(4)

橋T型結構如圖1(c)所示，由于R1像“橋”一樣橫跨在Z0上，兩個Z0和R2構成上述的T型衰減網絡。這種結構的特點是輸入輸出端口的駐波特性良好，輸入阻抗等于輸出阻抗。實際上，橋T型網絡可以看做T型網絡的進階結構，它的衰減量由T型橋網絡決定。因其良好的駐波特性決定了其可以很好的與其他衰減位級聯。當輸入輸出端口匹配時衰減量和電阻之間的關系為：

R3=R4=Z0

(5)

(6)

(7)

但是由于其本身結構導致橋T型衰減網絡的插損較大，所以本文不再進行相關仿真實驗。

1.2 附加相移分析

信號通過衰減器時，器件不僅會對信號的幅值產生影響，還會產生信號相位的偏移。在最終仿真時，我們可以用S21的相位差值來表示附加相移。

對于T型結構的衰減單元，由圖2(b)中可以看出，當電路處于參考狀態(tài)時，MOS管的關斷電容Coff使得電路可以看成一個低通濾波器。當電路處于衰減狀態(tài)時，由于其直通路徑上的關斷電容Coff使得電路可以看成一個高通濾波器。當信號通過兩種狀態(tài)的電路時，信號的相位將會發(fā)生變化。參考態(tài)電路信號的相位將會是滯后而衰減態(tài)電路的信號相位將會超前。并且由于該衰減器工作頻率較高，容性電抗的變化對兩個狀態(tài)相位的影響隨著頻率的升高越來越大。

電路的附加相移就是衰減態(tài)和參考態(tài)的相位之差，在進行電路設計時，我們一般很難做到兩者之間差值為0，這種引起的相位損耗我們一般要盡可能減小。一般我們采用相位補償技術來改善電路的相位特性。因為衰減態(tài)的等效電路是一個使相位超前的高通濾波器，所以在并聯通路中引入一個并聯電容或串聯電感來補償信號的相位，在綜合考慮插入損耗以及芯片面積后，我們采用并聯電容來進行衰減器的相位補償。

圖2 T型衰減網絡及其等效電路

在圖2(b)所示的等效參考態(tài)電路中，由于MS1的導通電阻Ron遠遠小于R1,2，因此增加并聯電容的參考態(tài)等效電路與傳統的T型結構參考態(tài)等效電路信號相位基本一致。在衰減態(tài)等效電路中，補償電容C0短接到地構成了一個低通濾波器，由于低通濾波器有相位延遲特性，所以我們可以有效的降低衰減態(tài)與參考態(tài)的相位誤差。通過調節(jié)低通濾波器器件參數，可以使并聯電容結構的衰減態(tài)信號相位在工作頻率十分接近傳統結構。因此，R1,2,3、C0不僅作為電阻衰減網絡衰減信號同時還構成了相位矯正網絡。本文設計的相位矯正網絡與文章[15]描述的相位/衰減矯正網絡相比，低通濾波器可以作為原始電路中的一部分，沒有增加額外的平行信號通路，也就大大減小了插入損耗。在衰減器電路等效模型的基礎上，信號的相位為：

(8)

其中:考慮電路的對稱性R1=R2，ω為衰減器的工作頻率。

衰減態(tài)MS2的導通電阻遠遠小于R3，所以忽略其影響。通過上式可知，本文設計的并聯電容補償網絡可以有效降低由于關斷電容Coff所造成的相位超前的影響。在實際設計中，隨著衰減器工作頻率升高，并聯電容還會對衰減器的線性度造成影響，所以需要綜合考慮線性度和附加相移等因素進行設計。

以4 dB衰減位為例，圖給出了并聯支路在采用了并聯電容補償網絡與不采用并聯電容補償網絡情況下附加相移的對比。由圖3可知，不采用并聯電容補償網絡的電路附加相移在1.8°以內，通過增加并聯電容可以看到電路的附加相移在0.2°以內。另外，隨著頻率的上升，參考態(tài)與衰減態(tài)的相對相位逐漸增大，主要是隨著頻率的升高，寄生電容對信號的影響逐漸增大。

圖3 優(yōu)化前后附加相移對比

1.3 0.5 dB和1 dB電路

0.5 dB和1 dB采用如圖4(a)所示的簡化T型結構，以0.5 dB為例，通過計算發(fā)現，T型結構的兩個對稱電阻R1阻值大約為1.34 Ω，基于CMOS 55 nm工藝，在版圖中用微帶線代替，所以將原電路結構簡化為如圖2所示。此種結構電路的插入損耗低、附加相移小，并且版圖面積小。在傳統T型衰減網絡中移除掉串聯之路上的MOS管開關可以減小MOS導通電阻對衰減誤差的影響，并且在降低MOS寄生電容對信號參考態(tài)和衰減態(tài)的相對相位影響。在設計中0.5 dB和1 dB采用簡化的T型衰減結構，可以使得插入損耗降低4 dB左右，但是簡化后的衰減網絡在電路級聯時造成了阻抗失配。此問題的解決方案在文章1.7節(jié)進行電路級聯時進行解決。當VC處于高電平時電路處于衰減狀態(tài)，反之處于參考態(tài)。

圖4 實際電路結構

1.4 2 dB和4 dB電路

2 dB和4 dB衰減采用如圖4(b)所示改進的T型衰減結構，VC和VCN是一對相反的電平。當VC處于高電平時，電路處于衰減狀態(tài)；當VCN處于高電平時，電路處于參考狀態(tài)。根據二端口網絡中傳輸矩陣和散射矩陣的關系，分析可以得出電路的附加相移與MOS管的截止電容和導通電阻有關，并且在實際設計中，很難做到衰減相位與參考相位一致。為了降低T型網絡結構在大衰減量設計時的附加相移，在經典結構的基礎上增加了并聯電容補償網絡。

此外，經過計算和仿真驗證，2 dB和4 dB的衰減結構中串聯電阻阻值較小，需要在版圖中依據前仿真結果自行設計電阻，其余電阻均可以采用工藝庫中的電阻。

1.5 8 dB和16 dB電路

隨著衰減量的增大，T型衰減電路無法滿足基本衰減單元需求。當T型衰減電路處于衰減狀態(tài)時，MOS管的導通電阻和接地電阻將會對射頻信號產生衰減，衰減量與二者的關系：

(9)

(10)

其中:R是導通電阻和接地電阻的和，RL是電路的回波損耗。

分析可知，隨著R的減小，電路的回波損耗變差，當衰減量達到8 dB時，回波損耗急劇惡化，影響單級電路性能。由此可見，T型結構的優(yōu)勢隨著衰減量的增加而消失。所以8 dB和16 dB的衰減電路采用如圖4(c)所示的π型結構進行設計。由于衰減量較大以及MOS管數目的增多，8 dB和16 dB電路對參考態(tài)和衰減態(tài)的相對相位影響較大，因此在衰減接地電阻處采用增加并聯電容補償網絡來降低參考態(tài)和衰減態(tài)的相對相移。由于當VC處于高電平時，電路處于衰減狀態(tài)。VCN處于高電平時，電路處于參考狀態(tài)。

1.6 MOS管開關優(yōu)化設計

開關型衰減器的性能取決于MOS管開關的性能。為了確保衰減器的高線性度以及高動態(tài)范圍，要求MOS管開關有較好的隔離度以及線性度[24-26]。與化合物工藝相比，CMOS工藝的MOS管開關電子遷移率較低、寄生電容較大，這將導致較大的導通電阻和較大的到地寄生電容，從而引起射頻信號的泄露[13]。由于本設計中衰減器工作頻率較高，MOS管的寄生電容是導致插入損耗增大的主要因素。因此，本文在滿足衰減精度的同時，針對MOS管開關進行了優(yōu)化設計以降低插入損耗。

NMOS晶體管在工作時需要調節(jié)柵極電壓使MOS管在線性區(qū)和截止區(qū)之間切換使得漏極和源極導通。通過改變柵極電壓來實現MOS管導通和關斷功能。NMOS管在導通時等效為電阻阻值和柵極電壓的關系為：

(11)

其中:Vgs是柵極電壓，VTH是閾值電壓，un和Cn是使用工藝常量，W是NMOS晶體管的總寬度，L是總長度。

當晶體管在工作時，NMOS管的柵極電壓一般在1.2 V和0 V之間變化，所以柵極電壓和閾值電壓的差值可以看成一個常數。我們通過改變NMOS管的長寬比可以改變NMOS管的導通電阻。實際設計中，取總長度L為60 nm，通過改變NMOS管的寬度和插指數來改變NMOS管的總寬度。但是柵極和源極、漏極之間的寄生電容與寬度成正比：

Cgs=Cgd=0.5WLCn

(12)

圖5所示為帶有寄生電容的NMOS場效應管模型圖。其中，Cgs為MOS管柵極和源極之間寄生電容，Cgd為柵極和漏極之間寄生電容，Csb為柵極和襯底之間的寄生電容，Cdb為漏極和襯底之間的寄生電容。

圖5 NMOS開關寄生電容模型

為了減小柵漏電容Cgd和柵源電容Cgs的影響，在MOS管的柵極和控制電壓之間串聯大電阻RG。該電阻不僅增加了開關的線性度，還可降低導通電阻相對于輸入信號電平變化而產生的變化。為減少Cdb帶來的射頻信號泄漏，可以將襯底通過電阻RP連接到源極，同時將深勢阱通過一個偏置大電阻RN連接到電源，如圖6所示。MOS管柵極級而控制電壓為1.2 V的VC控制MOS管的通斷。DNW端接1.2 V的電源端形成反向PN結，利用PN結正向導通反向截止的特性降低信號的泄露并且防止信號的互相耦合。

圖6 添加偏置電阻的NMOS管結構

以8 dB衰減位為例，圖7給出了NMOS開關管在采用了偏置電阻與不采用偏置電阻情況下插入損耗的對比。由圖7可知，未加偏置電阻的電路插入損耗在2 dB左右，通過增加偏置電阻可以看到電路的插入損耗在1 dB左右。

圖7 優(yōu)化前后插入損耗對比

可以看到隨著頻率的升高，增加偏置電阻后的MOS結構降低插入損耗的效果越來越好，優(yōu)化后比優(yōu)化前插入損耗每一位都降低了0.4 dB以上，級聯后的整體電路插入損耗降低了2.4 dB以上。

1.7 整體電路設計

整個六位數控衰減器電路由前述6個衰減位級聯而成。針對衰減器的線性、負載效應和功率處理能力調整衰減位的級聯順序[27]。6個衰減位級聯一共有64種順序，不同的級聯方式對整體電路影響較大，為降低各衰減位級間阻抗失配對性能的影響，首先將兩個衰減位級聯，在衰減位之間連接電感以吸收寄生電容的影響，在加入下一衰減位時要選擇一個對整體性能影響最小的排序。一般在級聯時，要將端口駐波性能好的衰減位放在兩端并且要避免相同拓撲結構的衰減單元相鄰，從而優(yōu)化整體性能。最終得到的6位數控衰減器按照4 dB、0.5 dB、1 dB、8 dB、2 dB、16 dB的順序級聯組成，其整體電路原理圖如圖8所示。其中VC05;VC1;VC2、VCN2;VC4、VCN4;VC8、VCN8;VC16、VCN16互為相反電平分別控制0.5 dB、1 dB、2 dB、4 dB、8 dB、16 dB的衰減。L1～L4是級間匹配電感，電感的具體值需要根據整體級聯后仿的結果確定。

圖8 衰減器電路

2 版圖設計以及仿真分析

基于55 nm CMOS工藝完成了該數控衰減器的設計及仿真，該工藝有十一層基本金屬層，采用M1金屬層作為接地層，為了防止信號之間的串擾，所以采用大面積鋪地的方式，但工藝要求M1金屬寬度要在12 μm以內，本次設計的金屬采取2 μm正方形中間裁取1 μm正方形的方式來進行大面積通鋪，具體圖案如圖9所示。M2層金屬作為電源層來傳輸控制信號，M2金屬層要求寬度在12 μm以內，所以與M1金屬層采取一樣的方式來通鋪。此外，采用TM2金屬層作為射頻傳輸層來保證版圖滿足工藝加工要求。為了盡可能縮小核心電路面積，級聯電感的設計采取TM1與TM2兩層金屬來設計。

圖9 通鋪基本結構

并且為了滿足級聯需求，本次設計中的電感均為自行建模設計，并未采用工藝庫中的電感。

整體版圖如圖10所示，核心電路面積僅為0.36 mm×0.16 mm(不包括焊盤)。 其中最外側設置焊盤，左右兩側放置GSG來作為信號輸入和輸出端口。底部放置控制信號焊盤，并且在控制焊盤與各個衰減位之間增加二級反相器，保證各個衰減位都有一對反相控制信號輸入，二級反相器不僅可以保證一對反向信號還可以減少控制電壓焊盤個數。由于二級反相器比較小，所以未在圖中標出。

圖10 整體版圖設計

使用Cadence仿真工具對版圖進行電磁仿真，由于Cadence仿真工具只能對無源器件進行仿真，所以在進行電磁仿真時先將MOS管和電阻器件去掉，進行整體的電磁仿真，提取S參數后，在與MOS管和電阻級聯得到最后的仿真結果。

圖11 衰減器后仿真結果

在10～26 GHz頻率范圍內，后仿真結果表示衰減量隨頻率變化的曲線如圖11(a)所示，由衰減曲線看出，衰減器具有良好的衰減平坦度。由圖中可以看到在小衰減量時，衰減曲線線性度很高。隨著衰減量的增大，衰減誤差開始逐漸變大，在衰減量16 dB時衰減曲線線性度變化明顯。隨著頻率的增加，大衰減量時電路同時工作的MOS管數量增大，導致在插入損耗增大的同時影響了衰減精度。

在各衰減態(tài)下，附加相移隨頻率變化曲線如圖11(b)所示，由圖可知，在10～26 GHz頻率范圍內，各衰減態(tài)的附加相移小于±3°，具有非常優(yōu)異的相位性能。如表1所示，與其他文獻所設計的衰減器相比，本文設計的衰減器附加相移精度提高了20%以上。

圖11(c)和圖11(d)所示為分別為各衰減態(tài)的輸入回波和輸出回波。在各衰減態(tài)的回波損耗均小于-10 dB，有利于前后級電路的級聯。與表1中其他文獻相比，本文設計的衰減器輸入輸出回波損耗處于平均水平。

由圖11(e)和圖11(f)可知，衰減器的損耗和衰減誤差均方根分別小于-7 dB和0.8 dB。由圖11(e)可知，衰減器參考態(tài)的插損損耗在-4.7～-6.7 dB之間，優(yōu)于表1 中其他文獻設計的衰減器。隨著頻率的升高，衰減器的插入損耗逐漸增大，這是由于隨著頻率的升高，MOS管的導通電阻對信號的衰減逐漸增大。

表1 本文設計與其他文獻設計對比

3 結束語

本文設計了一種低插入損耗、低附加相移的CMOS數控衰減器。該衰減器針對不同衰減單元選擇合適的拓撲結構，針對MOS開關導通電阻和寄生電容所導致的插入損耗，采用了懸浮柵和懸浮襯底連接結構，并采用電容補償網絡和電感補償網絡以降低附加相移。針對不同衰減單元級聯阻抗失配問題，采用串聯電感的方式來優(yōu)化衰減器性能。該數控衰減器基于55 nm CMOS工藝進行了設計及版圖仿真。仿真結果表明，在10～26 GHz頻率范圍內，插入損耗小于-7 dB，附加相移小于±3°,衰減誤差均方根小于0.8 dB，核心電路面積僅為0.36×0.16 mm2(不包括焊盤)。