一種低功耗高可靠性輻射加固鎖存器設(shè)計

周 靜，徐 輝

(安徽理工大學(xué) 計算機科學(xué)與工程學(xué)院，安徽 淮南 232001)

集成電路敏感區(qū)被空間輻射環(huán)境中的粒子撞擊產(chǎn)生的電子空穴對被器件電極收集后，會導(dǎo)致集成電路發(fā)生瞬時或永久性的故障，產(chǎn)生單粒子效應(yīng)(Single-Event Effect, SEE)[1]。單粒子效應(yīng)引起的節(jié)點翻轉(zhuǎn)給空間集成電路帶來了很大的危害。一個粒子撞擊鎖存器可能會被多個敏感節(jié)點收集，從而引起多節(jié)點翻轉(zhuǎn)(Multiple-Node Upset, MNU)，隨著存儲單元之間距離的減小，多節(jié)點翻轉(zhuǎn)發(fā)生的概率也隨之增加[2]。為了緩解此類軟錯誤的影響，國內(nèi)外研究人員提出了多種加固方案，如版圖隔離、空間冗余和抗輻射加固技術(shù)等[3]。其中，抗輻射加固技術(shù)在節(jié)省開銷的同時能有效降低軟錯誤造成的影響。常見的加固鎖存器有DONUT[4]，DNCS[5]，TNU-latch[3]，TNUHL[6-7]，LCTNURL[8]，QNUTL-CG[9]，QNURL[10]等。目前能容忍多節(jié)點翻轉(zhuǎn)的鎖存器設(shè)計可靠性并不高，有的無法實現(xiàn)多節(jié)點翻轉(zhuǎn)自恢復(fù)，有的雖然能夠?qū)崿F(xiàn)多節(jié)點翻轉(zhuǎn)自恢復(fù)，但開銷較大或?qū)Σ▌硬环€(wěn)定[11]。因此，本文提出一種能容忍多節(jié)點翻轉(zhuǎn)包括單節(jié)點翻轉(zhuǎn)(Single-Node Upset,SNU)、雙節(jié)點翻轉(zhuǎn)(Double-Node Upset,DNU)、三節(jié)點翻轉(zhuǎn)(Triple-Node Upset,TNU)、四節(jié)點翻轉(zhuǎn)(Quadruple-Node Upset,QNU)的低功耗高可靠性輻射加固鎖存器QNULH。QNULH鎖存器包括4個反饋模塊，每個模塊能夠充分利用C單元的反饋鎖存數(shù)據(jù)，鎖存器節(jié)點通過不同的組合方式疊加模塊冗余，同時使用時鐘鐘控技術(shù)和快速通路技術(shù)，大大減小鎖存器的功耗和延遲開銷。

1 QNULH鎖存器概述

QNULH鎖存器由4個反饋模塊通過節(jié)點的排列組合形成一個環(huán)形結(jié)構(gòu)，實現(xiàn)四節(jié)點翻轉(zhuǎn)的完全自恢復(fù)。QNULH每個模塊都由3個2-input C單元和3個鐘控C單元組成，充分利用C單元的互鎖反饋，實現(xiàn)數(shù)據(jù)的鎖存。其中，每個存儲節(jié)點都能夠連接到4個晶體管，使節(jié)點產(chǎn)生更大的電容來存儲數(shù)據(jù)，進(jìn)一步提升加固可靠性。鐘控技術(shù)和快速通路的使用可以降低鎖存器的功耗和延遲。

QNULH鎖存器結(jié)構(gòu)如圖1所示。圖1中，TG1～TG6為鎖存器的傳輸門；X1～X12為鎖存器節(jié)點；P1～P12為PMOS晶體管；N1～N12為NMOS晶體管；D為輸入，信號在X2節(jié)點輸出；CLK和CLKB是系統(tǒng)時鐘和負(fù)系統(tǒng)時鐘。以DUT1模塊為例，當(dāng)CLK為1，CLKB為0時，鎖存器處于透明期，6個傳輸門打開，輸入信號D進(jìn)入鎖存器內(nèi)部。輸入D通過傳輸門TG1～TG3將信號寫入X2，X4，X6，利用模塊中C單元的反饋互鎖，再將信號傳輸?shù)絏1，X3，X5。當(dāng)CLK為0，CLKB為1時，鎖存器進(jìn)入鎖存期，6個傳輸門關(guān)閉，輸入信號D將不再進(jìn)入鎖存器內(nèi)部。TG1～TG3關(guān)閉，輸入信號傳輸路徑阻斷，系統(tǒng)時鐘控制的PMOS管和NMOS管打開，對內(nèi)部數(shù)據(jù)鎖存。

圖1 QNULH鎖存器結(jié)構(gòu)

鎖存器仿真實驗使用32 nm PTM (Predictive Technology Model)模型[12]和HSPICE仿真工具，供電電壓為0.9 V，溫度為27 °C，時鐘頻率為500 MHz。在無故障注入下，QNULH鎖存器波形穩(wěn)定，能夠正常工作。

2 QNULH鎖存器加固原理

2.1 SNU分析

當(dāng)鎖存器被高能粒子撞擊發(fā)生單節(jié)點翻轉(zhuǎn)時，以DUT1模塊的X2節(jié)點為例(以下均在D為低電平時分析)，其邏輯狀態(tài)從低電平變?yōu)楦唠娖?，P5和P2關(guān)閉，N6和N1打開，X1和X3的邏輯值不發(fā)生改變，整個模塊只有X2的邏輯值發(fā)生變化，其錯誤的邏輯值將會被鎖存器的其他正確邏輯值的節(jié)點恢復(fù)過來，實現(xiàn)QNULH對單節(jié)點翻轉(zhuǎn)的完全自恢復(fù)。

2.2 DNU分析

雙節(jié)點翻轉(zhuǎn)可以分為相鄰節(jié)點對和相隔節(jié)點對2種情況。假設(shè)相鄰節(jié)點對同時被高能粒子撞擊，X1的邏輯值由高電平變?yōu)榈碗娖?，X2則由低電平變?yōu)楦唠娖?，?dǎo)致N1，N6，P3打開，P2，P5，N12關(guān)閉。由于N5仍然處于關(guān)閉狀態(tài)，X3不會通過N5，此時N6進(jìn)行放電操作，X3的邏輯值保持高電平狀態(tài)。因此模塊中除了X1，X2節(jié)點外沒有其他節(jié)點受到影響，X1，X2會分別通過X6，X3恢復(fù)到正確的邏輯值。假設(shè)相隔節(jié)點對同時發(fā)生翻轉(zhuǎn)，N12，N4關(guān)閉，P3，P4打開，這就導(dǎo)致X2節(jié)點充電到高邏輯值狀態(tài)，X4的邏輯值也會變得不穩(wěn)定，因此X1，X3的錯誤邏輯值并不會在模塊內(nèi)實現(xiàn)自恢復(fù)。但在整個QNULH鎖存器中由于不同模塊的疊加冗余，其錯誤的邏輯值可以通過其他模塊恢復(fù)到正確的邏輯值，整個電路恢復(fù)正常工作。

2.3 TNU分析

三節(jié)點翻轉(zhuǎn)中發(fā)生翻轉(zhuǎn)的節(jié)點對可以分為5種情況：①互為相鄰的節(jié)點，如；②有2個為相鄰節(jié)點，另1個為相隔節(jié)點，如；③有2個為相鄰節(jié)點，另1個為不相鄰且不相隔節(jié)點，如；④互為相隔節(jié)點，如；⑤有2個為相隔節(jié)點，另一個為其他節(jié)點，如。QNULH鎖存器在DNU和TNU故障注入下的仿真波形如圖2所示。從圖2可以看出，所有的節(jié)點對都可以迅速地恢復(fù)到正確的邏輯狀態(tài)。節(jié)點對錯誤的邏輯狀態(tài)會使X3，X7都受到影響，但其錯誤的邏輯狀態(tài)可以通過節(jié)點反饋迅速地恢復(fù)正確，整個電路恢復(fù)正常工作。

圖2 QNULH鎖存器在DNU和TNU故障注入下的仿真波形

2.4 QNU分析

四節(jié)點翻轉(zhuǎn)中發(fā)生翻轉(zhuǎn)的節(jié)點對可以分為6種情況：①4個節(jié)點互為相鄰節(jié)點，如；②4個節(jié)點有3個互為相鄰節(jié)點，另1個為相隔節(jié)點，如；③有3個互為相鄰節(jié)點，另1個為不相鄰且不相隔節(jié)點，如；④互為2對相鄰節(jié)點，如；⑤有2個為相鄰節(jié)點，其他的為不相鄰且不相隔節(jié)點，如；⑥互為不相鄰節(jié)點，如。QNULH鎖存器在QNU故障注入下的仿真波形如圖3所示。從圖3可以看出，所有節(jié)點對都能快速地恢復(fù)到正確的邏輯狀態(tài)。在對，節(jié)點對進(jìn)行仿真時，會對其他的節(jié)點造成影響，但這個影響都會迅速地恢復(fù)過來，使整個電路恢復(fù)到正確值。

圖3 QNULH鎖存器在QNU故障注入下的仿真波形

3 性能比較及PVT波動分析

3.1 加固能力比較

鎖存器的加固可靠性對比見表1。從表1可以看出，DONUT和DNCS鎖存器具有雙節(jié)點翻轉(zhuǎn)容忍性；TNU-latch，TNUHL以及LCTNURL能容忍三節(jié)點翻轉(zhuǎn)，其中，LCTNURL具有三節(jié)點翻轉(zhuǎn)自恢復(fù)性；QNUTL-CG只容忍四節(jié)點翻轉(zhuǎn)，QNURL和QNULH鎖存器既能容忍四節(jié)點翻轉(zhuǎn)又能實現(xiàn)四節(jié)點翻轉(zhuǎn)自恢復(fù)。

表1 鎖存器的加固可靠性對比

3.2 開銷比較

鎖存器的面積開銷用晶體管數(shù)量來衡量，功耗和延遲用功耗延遲的乘積(PDP)來衡量[13]。鎖存器的開銷對比見表2。從表2可以看出，QNULH的功耗、延遲、PDP有著明顯的優(yōu)勢，功耗延遲積的綜合性能是最優(yōu)的。

表2 鎖存器的開銷對比

3.3 PVT波動分析

隨著集成電路的發(fā)展和特征尺寸的不斷降低，工藝-電源電壓-溫度(Process-Voltage-Temperature, PVT)波動對集成電路可靠性的影響越來越大[14]。在相同的仿真條件下，分別對QNULH的工藝、電源電壓、溫度的波動進(jìn)行分析，觀察其功耗和延遲的變化。利用樣本標(biāo)準(zhǔn)差來判斷變化的穩(wěn)定性，數(shù)值越小其穩(wěn)定性越高，反之則越不穩(wěn)定[15]。樣本標(biāo)準(zhǔn)差公式為：

(1)

3.3.1工藝波動分析

鎖存器的工藝角分為5種，即FNFP(Fast NMOS and Fast PMOS)，F(xiàn)NSP(Fast NMOS and Slow PMOS)，TNTP(Typical NMOS and Typical PMOS)，SNFP(Slow NMOS and Fast PMOS)，SNSP(Slow NMOS and Slow)。5種工藝角下各鎖存器的穩(wěn)定性及標(biāo)準(zhǔn)差如圖4所示。從圖4(a)和(b)可以看出，各鎖存器的功耗在FNFP工藝下最大，SNSP時最小，QNULH鎖存器的功耗處于較低水平，各鎖存器的延遲在FNSP時最小，SNSP時最大，QNULH的延遲也一直在較低的水平。從圖4(c)和(d)可以看出，QNURL鎖存器對工藝角波動最不穩(wěn)定，LCTNURL最穩(wěn)定，QNULH次之，但QNULH的加固可靠性優(yōu)于LCTNURL。QNUTL-CG鎖存器的延遲對于工藝波動的穩(wěn)定性最佳，TNU-latch最不穩(wěn)定，QNURL和QNULH的延遲相對較穩(wěn)定。綜合圖4可以得出，QNULH鎖存器的功耗和延遲對于工藝角波動都較穩(wěn)定。

(a) 功耗變化 (b) 延遲變化 (c) 功耗標(biāo)準(zhǔn)差 (d) 延遲標(biāo)準(zhǔn)差圖4 5種工藝角下各鎖存器的穩(wěn)定性及標(biāo)準(zhǔn)差

3.3.2電源電壓波動分析

電源電壓設(shè)置為0.75～1.20 V。電源電壓波動下各鎖存器的穩(wěn)定性及標(biāo)準(zhǔn)差如圖5所示。從圖5可以看出，各鎖存器的功耗隨著電源電壓的增大而增大，而QNULH的功耗在折線圖中處于較低水平。各鎖存器的延遲隨著電源電壓的減小而減小，QNULH的延遲也處在較低的水平。綜上分析可知，QNULH鎖存器的延遲和功耗對于電源電壓波動都較穩(wěn)定。

3.3.3溫度波動分析

(a) 功耗變化 (b) 延遲變化 (c) 功耗標(biāo)準(zhǔn)差 (d) 延遲標(biāo)準(zhǔn)差圖5 電源電壓波動下各鎖存器的穩(wěn)定性及標(biāo)準(zhǔn)差

溫度范圍設(shè)置為25～65 °C。溫度變化下各鎖存器的穩(wěn)定性及標(biāo)準(zhǔn)差如圖6所示。從圖6可以看出，各鎖存器的功耗隨著溫度的增加而減小，QNULH的功耗穩(wěn)定性最佳；各鎖存器的延遲隨著溫度的增大而增大，DNCS和TNU-latch鎖存器對溫度變化都較敏感，QNULH的延遲較小，對溫度變化也最穩(wěn)定。綜合圖6可以得出，QNULH的功耗和延遲對于溫度波動很穩(wěn)定。

(a) 功耗變化 (b) 延遲變化 (c) 功耗標(biāo)準(zhǔn)差 (d) 延遲標(biāo)準(zhǔn)差圖6 溫度變化下各鎖存器的穩(wěn)定性及標(biāo)準(zhǔn)差

4 結(jié)論

設(shè)計的四節(jié)點翻轉(zhuǎn)自恢復(fù)QNULH鎖存器功耗低、可靠性高，能同時對單節(jié)點、雙節(jié)點、三節(jié)點以及四節(jié)點翻轉(zhuǎn)軟錯誤現(xiàn)象進(jìn)行保護(hù)。鎖存器由4個反饋模塊組成，模塊內(nèi)部結(jié)構(gòu)充分利用C單元的互鎖反饋，內(nèi)部節(jié)點則通過排列組合結(jié)合使用時鐘鐘控和快速通路技術(shù)，有效降低了鎖存器的功耗和延遲開銷。仿真實驗結(jié)果表明，與最新的四節(jié)點翻轉(zhuǎn)自恢復(fù)鎖存器QNURL相比，QNULH的功耗、延遲、功耗延遲積分別降低了82.22%，1.53%，92.92%；QNULH對工藝、電源電壓和溫度波動都較穩(wěn)定，有較好的可靠性。