一種超寬速率圖形產(chǎn)生方法

賈冒華，童 瓊，孔令磊

（1.北京無(wú)線(xiàn)電計(jì)量測(cè)試研究所，北京 100039；2.空裝駐北京地區(qū)第一軍事代表室，北京 100039）

1 引 言

隨著現(xiàn)代科技的發(fā)展，雷達(dá)、導(dǎo)航、通信和電子對(duì)抗等系統(tǒng)所產(chǎn)生的數(shù)據(jù)量呈幾何級(jí)數(shù)增長(zhǎng)，對(duì)傳輸系統(tǒng)的高效性和穩(wěn)定性提出了更高的要求。 這就要求誤碼率測(cè)試設(shè)備不但能夠支撐STM－1／STM－4／STM－16（速率分別為155 Mb／s，622 Mb／s 和2.488 32 Gb／s）等標(biāo)準(zhǔn)的低速光纖網(wǎng)絡(luò)的誤碼測(cè)試，而且能夠適應(yīng)最新400GBASE／400GAUI 民用以太網(wǎng)絡(luò)中數(shù)據(jù)傳輸鏈路的可靠性、穩(wěn)定性評(píng)測(cè)，需要具備超寬速率圖形產(chǎn)生能力。

在傳統(tǒng)的誤碼率測(cè)試技術(shù)中，通常采用集成的LC 窄帶振蕩器產(chǎn)生本振信號(hào)，提供給邏輯門(mén)電路搭建的高功耗圖形產(chǎn)生電路，形成某些離散特征速率的圖形信號(hào)，速率支持范圍窄，并且不能夠連續(xù)可調(diào)，單臺(tái)設(shè)備的工作速率無(wú)法有效覆蓋多種應(yīng)用場(chǎng)景，特別對(duì)于一些非標(biāo)領(lǐng)域的需求不能夠很好的支持。 本文介紹了一種超寬速率圖形產(chǎn)生方法，可以實(shí)現(xiàn)50 Mb／s～60 Gb／s 速率范圍內(nèi)的測(cè)試圖形產(chǎn)生，能夠極大拓展誤碼率測(cè)試設(shè)備的應(yīng)用范圍。

2 圖形產(chǎn)生器設(shè)計(jì)

誤碼率測(cè)試設(shè)備通過(guò)發(fā)送包含特定圖形信息的串行信號(hào)并對(duì)反饋信號(hào)進(jìn)行比對(duì)分析來(lái)實(shí)現(xiàn)被測(cè)產(chǎn)品的誤碼率統(tǒng)計(jì)［2］，其工作原理如圖1 所示。 其中，圖形產(chǎn)生器用于接收控制器配置參數(shù)并生成包含測(cè)試圖形的串行信號(hào)，目前常采用FPGA（現(xiàn)場(chǎng)可編程邏輯門(mén)陣列） ＋MUX（多路復(fù)用器）的架構(gòu)實(shí)現(xiàn)。

圖1 誤碼率測(cè)試設(shè)備原理框圖Fig.1 Block diagram of bit error rate tester

對(duì)于產(chǎn)生50 Mb／s ～60 Gb／s 超寬速率范圍的測(cè)試圖形，在當(dāng)前技術(shù)條件下由單一電路獨(dú)立實(shí)現(xiàn)非常困難。 考慮到適應(yīng)FPGA 等圖形編碼器件的常規(guī)技術(shù)指標(biāo)（接口速率一般只達(dá)12.5 Gb／s），本方案中將整體工作速率分解為4 個(gè)速率段：（50 ～500） Mb／s，500 Mb／s～12.5 Gb／s，（12.5～32） Gb／s，（32～60） Gb／s，原理如圖2 所示。 由FPGA 器件產(chǎn)生測(cè)試圖形后，其中（50～500） Mb／s 速率段的低速信號(hào)，可通過(guò)普通IO 管腳直接輸出；500 Mb／s ～12.5 Gb／s速率段的信號(hào)速率較高，可通過(guò)GTx（G比特收發(fā)器）管腳直接輸出；（12.5～32） Gb／s 速率段的信號(hào)無(wú)法從FPGA 管腳直接輸出，可將測(cè)試圖形數(shù)據(jù)經(jīng)FPGA 內(nèi)部分解后轉(zhuǎn)換成四路并行信號(hào)，通過(guò)GTx 管腳輸出后再經(jīng)兩級(jí)2：1 MUX 器件并串轉(zhuǎn)換合成；（32 ～60）Gb／s 速率段的信號(hào)也無(wú)法從FPGA 管腳直接輸出，同樣將測(cè)試圖形數(shù)據(jù)經(jīng)FPGA內(nèi)部分解后轉(zhuǎn)換成八路并行信號(hào)，通過(guò)GTX 管腳輸出后再經(jīng)三級(jí)2：1 MUX 器件并串轉(zhuǎn)換合成。 在整個(gè)分段方案中，只有末級(jí)的四選一開(kāi)關(guān)需要工作在50 Mb／s～60 Gb／s 的全速率范圍，可以選用寬帶特性較好的機(jī)械開(kāi)關(guān)實(shí)現(xiàn)。

圖2 50 Mb／s ～60 Gb／s 圖形產(chǎn)生器原理框圖Fig.2 Block diagram of 50 Mb／s ～60 Gb／s pattern generator

3 圖形序列處理

3.1 圖形序列發(fā)生

常用的誤碼率測(cè)試圖形均由偽隨機(jī)序列構(gòu)成，而每組偽隨機(jī)序列都可以用其本原多項(xiàng)式來(lái)表示，如表1 所示［3］。

表1 常用測(cè)試圖形列表Tab.1 General test pattern list

在FPGA 中一般通過(guò)構(gòu)建線(xiàn)性反饋移位寄存器的方式來(lái)設(shè)計(jì)偽隨機(jī)序列生成電路。 首先確定移位寄存器的反饋方式，然后根據(jù)偽隨機(jī)序列的本原多項(xiàng)式設(shè)定移位寄存器的長(zhǎng)度，可以得到想要的偽隨機(jī)序列。 下面以PRBS7（偽隨機(jī)位序列7）為例，介紹串行偽隨機(jī)序列的生成方法［4］。 由表1 可知，PRBS7 偽隨機(jī)序列的本原多項(xiàng)式［5］為X7＋x6＋1，寄存器的第七級(jí)和第六級(jí)參與反饋，在FPGA 中建立的邏輯電路如圖3 所示。

圖3 PRBS7 生成電路圖Fig.3 Electrical diagram of PRBS7 generator

其中，ff0 為7 位的寄存器，en 為使能引腳，控制該寄存器處于工作或空閑；set 為初始化引腳，首先將set 設(shè)置為高電平，寄存器的值全部初始化為“1”，避免了輸出全“0”的狀態(tài)，然后將set 設(shè)置為低電平，則寄存器正常反饋輸出；clr 為清零引腳，設(shè)置為高時(shí)將寄存器恢復(fù)為初始狀態(tài)；clk 為時(shí)鐘輸入引腳，可以設(shè)定整個(gè)寄存器的工作速率；out 為輸出引腳，偽隨機(jī)序列由這里輸出至下一級(jí)。

為適應(yīng)表1 中所列的7 種不同長(zhǎng)度的測(cè)試圖形，其中PRBS31 圖形最長(zhǎng)。 因此，本方案將偽隨機(jī)序列生成模塊設(shè)計(jì)成一個(gè)31 位的串行移位寄存器［6］，通過(guò)一個(gè)七選一開(kāi)關(guān)選通寄存器的不同反饋支路，進(jìn)而適應(yīng)七種不同測(cè)試圖形的偽隨機(jī)序列生成，再用一個(gè)選通控制位同時(shí)控制反饋連接方式和最終輸出圖形，最終建立的偽隨機(jī)序列生成模塊電路如圖4 所示。

圖4 偽隨機(jī)序列生成模塊電路圖Fig.4 Electrical diagram of pseudorandom sequence generating module

其中，size［2..0］為測(cè)試圖形的輸出控制，通過(guò)設(shè)置不同的size 值可以控制FPGA 內(nèi)的移位寄存器的級(jí)數(shù)和反饋連接方式，進(jìn)而可以實(shí)現(xiàn)不同長(zhǎng)度的序列輸出。 需要注意的是，偽隨機(jī)序列生成模塊同一時(shí)間只能輸出一種測(cè)試圖形。 由一個(gè)clk 時(shí)鐘信號(hào)驅(qū)動(dòng)線(xiàn)性移位寄存器工作，clr 為清零控制位，en 為使能位，只有en 為“1”的時(shí)候，才能輸出有效數(shù)據(jù)。

3.2 圖形序列分解

如前文所述，針對(duì)（50～500） Mb／s 速率段和500 Mb／s～12.5 Gb／s 速率段的測(cè)試圖形信號(hào)，F(xiàn)PGA 器件可以通過(guò)自身管腳直接輸出。 而（12.5～32） Gb／s 速率段和（32～60） Gb／s 速率段的測(cè)試圖形信號(hào)，需要后級(jí)多次并串轉(zhuǎn)換才能合成，因此需要對(duì)前一節(jié)生成的測(cè)試圖形序列進(jìn)行分解，以保證最終輸出信號(hào)的連續(xù)性。

對(duì)于（12.5～32） Gb／s 速率段生成的測(cè)試圖形序列，首先將其按照先后順序分解為4bits 為單位的分段結(jié)構(gòu)“bit0，bit1，bit2，bit3”；然后將每個(gè)分段結(jié)構(gòu)的“bit0”由FPGA 器件的端口3 輸出（端口號(hào)參見(jiàn)圖2），“bit2”由FPGA 器件的端口4 輸出，“bit1”由FPGA 器件的端口5 輸出，“bit3”由FPGA 器件的端口6 輸出；最后經(jīng)過(guò)兩級(jí)MUX 并串轉(zhuǎn)換可以得到測(cè)試圖形序列“bit0，bit1，bit2，bit3”。 圖形序列分解的原理如圖5 所示。

圖5 （12.5～32）Gb／s 速率段圖形分解原理圖Fig.5 Block diagram of pattern decomposition for （12.5～32）Gb／s section

同理，對(duì)于（32～60） Gb／s 速率段生成的測(cè)試圖形序列，首先將其按照先后順序分解為8bits 為單位的分段結(jié)構(gòu)“bit0，bit1，bit2，bit3，bit4，bit5，bit6，bit7”；然后將每個(gè)分段結(jié)構(gòu)的“bit0”由圖2 中FPGA器件的端口3 輸出，“bit4”經(jīng)由FPGA 器件的端口4輸出，“bit2”經(jīng)由FPGA 器件的端口5 輸出，“bit6”經(jīng)由FPGA 器件的端口6 輸出，“bit1”經(jīng)由FPGA 器件的端口7 輸出，“bit5”經(jīng)由FPGA 器件的端口8輸出，“bit3”經(jīng)由FPGA 器件的端口9 輸出，“bit7”經(jīng)由FPGA 器件的端口10 輸出（端口號(hào)參見(jiàn)圖2）；最后經(jīng)過(guò)三級(jí)MUX 并串轉(zhuǎn)換可以得到測(cè)試圖形序列“bit0，bit1，bit2，bit3，bit4，bit5，bit6，bit7”。

4 圖形輸出驗(yàn)證

依據(jù)前文所述的工作原理，選用Xilinx 公司的FPGA 芯片XC7VX690T80、ADSANTEC 公司的DC～64 Gb／s MUX 模塊ASNT5151－MOD 等核心器件搭建誤碼率測(cè)試系統(tǒng)。 利用高速采樣示波器對(duì)誤碼率測(cè)試系統(tǒng)輸出的測(cè)試圖形信號(hào)進(jìn)行了眼圖指標(biāo)測(cè)試［7］，其中系統(tǒng)工作時(shí)鐘由標(biāo)準(zhǔn)信號(hào)源提供。 其中6 Gb／s，20 Gb／s，32 Gb／s，56 Gb／s 等典型工作速率［8］的眼圖測(cè)試結(jié)果如圖6 至圖9 所示。

圖6 6 Gb／s 測(cè)試圖形的眼圖Fig.6 Eye diagram of 6 Gb／s test pattern

圖7 20 Gb／s 測(cè)試圖形的眼圖Fig.7 Eye diagram of 20 Gb／s test pattern

圖9 56 Gb／s 測(cè)試圖形的眼圖Fig.9 Eye diagram of 56 Gb／s test pattern

5 結(jié)束語(yǔ)

提出一種用于誤碼率測(cè)試設(shè)備的超寬速率圖形產(chǎn)生方法，并基于FPGA ＋多級(jí)MUX 的圖形產(chǎn)生架構(gòu)搭建了測(cè)試系統(tǒng)，將50 Mb／s～60 Gb／s 輸出信號(hào)合理的劃分為（50 ～500） Mb／s，500 Mb／s～12.5 Gb／s，（12.5～32） Gb／s，（32～60） Gb／s 四段，既能避免單一電路承擔(dān)全速率范圍信號(hào)輸出的壓力，又能利用圖形序列編碼技術(shù)保證測(cè)試數(shù)據(jù)的連續(xù)性，最終實(shí)現(xiàn)一路50 Mb／s～60 Gb／s 范圍內(nèi)超寬速率測(cè)試圖形信號(hào)的產(chǎn)生。