基于Zedboard硬件平臺(tái)的假目標(biāo)干擾信號(hào)的實(shí)現(xiàn)

劉云濤，陸滿君，張文旭，胡建波

（1.哈爾濱工程大學(xué)信息與通信工程學(xué)院，黑龍江 哈爾濱 150001；2.上海無(wú)線電設(shè)備研究所，上海 201109；3.哈爾濱工程大學(xué)工業(yè)和信息化部先進(jìn)船舶通信與信息技術(shù)重點(diǎn)實(shí)驗(yàn)室，黑龍江 哈爾濱 150001；4.中國(guó)人民解放軍91411部隊(duì)，遼寧 大連 116041）

0 引 言

在現(xiàn)代戰(zhàn)爭(zhēng)逐步趨向于信息化戰(zhàn)的大環(huán)境下，為了應(yīng)對(duì)雷達(dá)偵察技術(shù)，彈載或者機(jī)載雷達(dá)系統(tǒng)為對(duì)抗敵方雷達(dá)的搜索，在截獲敵方雷達(dá)信號(hào)的同時(shí)要對(duì)敵方雷達(dá)進(jìn)行干擾，以保護(hù)己方不被跟蹤。隨著雷達(dá)技術(shù)的不斷發(fā)展，數(shù)字射頻存儲(chǔ)（digital radio frequency memory，DRFM）技術(shù)很好地解決了對(duì)雷達(dá)信號(hào)接收和發(fā)射設(shè)備要求較高的問題。多假目標(biāo)作為一種有效的干擾方式，被廣泛應(yīng)用于彈載或者機(jī)載雷達(dá)中。本文介紹了一種基于FPGA的假目標(biāo)干擾信號(hào)實(shí)現(xiàn)的方法，相比于傳統(tǒng)實(shí)現(xiàn)方式，本方法既可實(shí)現(xiàn)密集假目標(biāo)壓制干擾，也可實(shí)現(xiàn)多假目標(biāo)欺騙干擾，具有靈活、快速的特點(diǎn)。

在實(shí)際應(yīng)用中，雷達(dá)干擾信號(hào)的生成需要借助硬件平臺(tái)實(shí)現(xiàn)，所以要求硬件平臺(tái)對(duì)雷達(dá)信號(hào)的處理要快速、精確。現(xiàn)場(chǎng)可編程邏輯門陣列（field programable gate array，F(xiàn)PGA）具有資源豐富、集成度高的優(yōu)點(diǎn)，其時(shí)序和邏輯功能強(qiáng)大，對(duì)于數(shù)字信號(hào)的處理具有高速、精確的優(yōu)點(diǎn)。劉佑林等［1］介紹了FPGA在信號(hào)處理中的應(yīng)用，這種數(shù)字處理系統(tǒng)保持了硬件器件速度快的優(yōu)勢(shì)，同時(shí)也具有軟件系統(tǒng)的靈活性以及并行采集、處理多種參數(shù)的能力。

目前諸多雷達(dá)干擾系統(tǒng)主要采用DRFM技術(shù)［2-4］進(jìn)行設(shè)計(jì)和實(shí)現(xiàn)。DRFM技術(shù)廣泛用于干擾機(jī)工作體制設(shè)計(jì)中，能對(duì)截獲的雷達(dá)信號(hào)的脈內(nèi)特征進(jìn)行精確存儲(chǔ)和復(fù)制，使發(fā)射的干擾信號(hào)與雷達(dá)回波信號(hào)具有相參性，能為干擾相參雷達(dá)提供保證。同時(shí)，通過對(duì)截獲信號(hào)采用特定的調(diào)制方式，可產(chǎn)生多種樣式的干擾，從而對(duì)輻射源實(shí)現(xiàn)特定的干擾?；谘訒r(shí)疊加的間歇采樣轉(zhuǎn)發(fā)干擾的方法是目前使用較多的干擾生成方法。間歇采樣重復(fù)轉(zhuǎn)發(fā)是指采樣一個(gè)脈沖片段后，讀出當(dāng)前存儲(chǔ)的信號(hào)，并進(jìn)行若干次轉(zhuǎn)發(fā)。若在此基礎(chǔ)上進(jìn)行延時(shí)疊加，通過控制延時(shí)量和疊加次數(shù)可以生成數(shù)量更多、距離更遠(yuǎn)的目標(biāo)，實(shí)現(xiàn)多假目標(biāo)的干擾效果。

1 數(shù)字射頻存儲(chǔ)技術(shù)基本原理

DRFM一共由6個(gè)基本部分組成：下變頻模塊、模數(shù)轉(zhuǎn)換器（analog-to-digital conversion，ADC）、存儲(chǔ)調(diào)制器、數(shù)模轉(zhuǎn)換器（digital-to-analog conversion，DAC）、上變頻模塊和控制器。DRFM的主要工作流程為：首先，將接收天線截獲到的雷達(dá)信號(hào)進(jìn)行下變頻得到中頻信號(hào)；然后，模數(shù)轉(zhuǎn)換模塊會(huì)對(duì)中頻信號(hào)進(jìn)行采樣，并將得到的數(shù)字信號(hào)存入到存儲(chǔ)器中，經(jīng)過一系列算法處理之后，數(shù)字信號(hào)經(jīng)過數(shù)模轉(zhuǎn)換模塊得到模擬中頻信號(hào)；最后，經(jīng)過上變頻轉(zhuǎn)換后由發(fā)射天線發(fā)出。其結(jié)構(gòu)如圖1所示，此結(jié)構(gòu)可以有效降低對(duì)采樣設(shè)備的要求，同時(shí)可以精確復(fù)制雷達(dá)信號(hào)的脈內(nèi)特征。

圖1 DRFM基本組成結(jié)構(gòu)Fig.1 Basic composition of DRFM

2 間歇采樣疊加轉(zhuǎn)發(fā)干擾的方法

2.1 延時(shí)疊加干擾原理

延時(shí)疊加干擾［5］是一種常見的干擾信號(hào)生成方法。干擾系統(tǒng)將收到的雷達(dá)信號(hào)進(jìn)行存儲(chǔ)，然后根據(jù)人為設(shè)置進(jìn)行延時(shí)疊加，產(chǎn)生若干不同距離信息的假目標(biāo)信號(hào)［6-7］，可對(duì)敵方雷達(dá)起到欺騙或者壓制的作用。這種干擾方式可在DRFM結(jié)構(gòu)的基礎(chǔ)上進(jìn)行實(shí)現(xiàn)，其結(jié)構(gòu)如圖2所示。RF（radio frequency）輸入信號(hào)經(jīng)過下變頻，得到IF（intermediate frequency）信號(hào)；經(jīng)過ADC采樣、信號(hào)存儲(chǔ)及處理、DAC輸出，得到處理后的IF信號(hào)；最后經(jīng)過上變頻，將干擾信號(hào)搬移到射頻段，得到RF輸出信號(hào)。

圖2 基于DRFM的延時(shí)疊加干擾組成結(jié)構(gòu)Fig.2 DRFM-based delay superimposed jamming composition structure

設(shè)截獲的雷達(dá)信號(hào)為S(t)，經(jīng)過一次延時(shí)調(diào)制后發(fā)射出去的欺騙干擾信號(hào)為J(t)，回波信號(hào)通過雷達(dá)接收機(jī)匹配濾波器h(t)［8］后輸出的信號(hào)為y0(t)。由于h(t)是一個(gè)線性時(shí)不變系統(tǒng)，因此干擾信號(hào)經(jīng)過脈壓輸出后的信號(hào)形式如下：

式中：A為幅度調(diào)制系數(shù)；t0為延時(shí)時(shí)間。由式（1）可以看出，干擾信號(hào)經(jīng)過脈沖壓縮處理結(jié)果與原信號(hào)的脈沖壓縮處理結(jié)果是相同的，只是幅度和延時(shí)時(shí)間有所不同。當(dāng)t0>0時(shí)，假目標(biāo)位于真目標(biāo)后方；當(dāng)t0<0時(shí)，假目標(biāo)位于真目標(biāo)前方。

由分析可知，經(jīng)過多次延時(shí)疊加的輸出信號(hào)經(jīng)過匹配濾波器的輸出形式為

式中：N為延時(shí)疊加次數(shù)。由式（2）可以看出，當(dāng)延時(shí)時(shí)間t0較小、延時(shí)疊加次數(shù)N較大時(shí)，會(huì)產(chǎn)生密集的假目標(biāo)，真實(shí)目標(biāo)回波會(huì)位于假目標(biāo)回波群中。當(dāng)雷達(dá)干擾系統(tǒng)的輸出功率大于目標(biāo)的回波功率時(shí)，真實(shí)目標(biāo)回波會(huì)淹沒在假目標(biāo)回波群中，形成了密集假目標(biāo)壓制干擾。當(dāng)延時(shí)時(shí)間t0較大、延時(shí)疊加次數(shù)較小時(shí)，就會(huì)產(chǎn)生多個(gè)位置的假目標(biāo)雷達(dá)回波，形成了稀疏假目標(biāo)欺騙干擾。

2.2 間歇采樣疊加轉(zhuǎn)發(fā)干擾

間歇采樣轉(zhuǎn)發(fā)干擾［7］近些年已經(jīng)有大量的研究成果和實(shí)戰(zhàn)應(yīng)用，這種方法避開了干擾機(jī)收發(fā)天線隔離的問題，使天線之間不會(huì)相互影響。對(duì)雷達(dá)信號(hào)進(jìn)行等間隔或者非等間隔的脈內(nèi)采樣，根據(jù)間歇采樣參數(shù)信息和轉(zhuǎn)發(fā)方式信息，只有疊加轉(zhuǎn)發(fā)時(shí)可以在真實(shí)目標(biāo)后產(chǎn)生若干假目標(biāo)，若在疊加轉(zhuǎn)發(fā)的基礎(chǔ)上附加多普勒頻移，即可在真實(shí)目標(biāo)之前產(chǎn)生假目標(biāo)。在真實(shí)目標(biāo)前后產(chǎn)生若干假目標(biāo)對(duì)真實(shí)目標(biāo)有很強(qiáng)的掩蓋作用，因此是一種實(shí)現(xiàn)假目標(biāo)干擾的非常實(shí)用的方法。間歇采樣轉(zhuǎn)發(fā)干擾的方法主要有直接轉(zhuǎn)發(fā)、重復(fù)轉(zhuǎn)發(fā)、循環(huán)轉(zhuǎn)發(fā)3種轉(zhuǎn)發(fā)方式，本文采用的是在重復(fù)轉(zhuǎn)發(fā)的條件下，將信號(hào)進(jìn)行延時(shí)疊加，實(shí)現(xiàn)基于延時(shí)疊加的間歇采樣轉(zhuǎn)發(fā)干擾。利用DRFM可以對(duì)存儲(chǔ)的雷達(dá)信號(hào)進(jìn)行反復(fù)讀取和恢復(fù)的特點(diǎn)，結(jié)合FPGA信號(hào)處理快速、精確的優(yōu)點(diǎn)，在FPGA內(nèi)部實(shí)現(xiàn)延時(shí)疊加的方法，可以生成特定數(shù)量的假目標(biāo)干擾信號(hào)。這種干擾方式是在重復(fù)轉(zhuǎn)發(fā)的基礎(chǔ)上實(shí)現(xiàn)的，主要流程是轉(zhuǎn)發(fā)多個(gè)采樣信號(hào)時(shí)段疊加后的信號(hào)，雷達(dá)脈沖結(jié)束之后還會(huì)繼續(xù)轉(zhuǎn)發(fā)。其每一級(jí)轉(zhuǎn)發(fā)的原理如圖3所示，其中，T0表示采樣周期。

圖3 基于延時(shí)疊加的間歇采樣干擾原理Fig.3 Intermittent sampling interference principle based on delay superposition

圖3為間歇采樣疊加轉(zhuǎn)發(fā)干擾的示意圖，為了方便分析該疊加算法的原理，將圖3的收發(fā)過程分為兩個(gè)干擾時(shí)段的疊加，分別如圖3（a）、（b）所示。圖3（a）為間歇采樣重復(fù)轉(zhuǎn)發(fā)干擾的收發(fā)示意圖，圖3（b）可以看成是將圖3（a）的轉(zhuǎn)發(fā)信號(hào)延時(shí)T0后再轉(zhuǎn)發(fā)的干擾信號(hào)。在DRFM系統(tǒng)中，此部分是在數(shù)字處理模塊中實(shí)現(xiàn)的。本文中采用Zedboard硬件處理平臺(tái)，在內(nèi)部調(diào)用存儲(chǔ)器IP核對(duì)信號(hào)進(jìn)行緩存，之后將信號(hào)從存儲(chǔ)器中讀取，通過FIFO（first in first out）核構(gòu)成的延時(shí)疊加結(jié)構(gòu)，即可實(shí)現(xiàn)對(duì)回波信號(hào)的延時(shí)疊加處理。設(shè)輸入信號(hào)為ys(t)，經(jīng)過延時(shí)疊加后的輸出為ys'(t)，二者之間的關(guān)系式為

由式（3）可推出圖3（a）中的干擾信號(hào)經(jīng)過雷達(dá)匹配濾波后的輸出信號(hào)為ys(t)，將其代入到式（3）中，得到圖3（c）中的干擾信號(hào)經(jīng)過雷達(dá)匹配濾波后的輸出信號(hào)分別為ys'(t)。此時(shí)式（3）中的τ=T0。因此，圖3（c）中間歇采樣疊加轉(zhuǎn)發(fā)后的干擾信號(hào)輸出形式如下：

式（4）表示一級(jí)延時(shí)疊加的信號(hào)輸出。

若延遲疊加的次數(shù)為N，延遲轉(zhuǎn)發(fā)的最小時(shí)間為T0，則間歇采樣疊加轉(zhuǎn)發(fā)干擾經(jīng)過匹配濾波后的輸出可以表示為

式（5）表明疊加次數(shù)N越大，ys'(t)中包含的回波信號(hào)的時(shí)延分量ys(t-nT0)就越多。每個(gè)時(shí)延分量可認(rèn)為是一個(gè)假目標(biāo)，所以N越大產(chǎn)生的假目標(biāo)數(shù)量就越多，因此產(chǎn)生的干擾距離就越遠(yuǎn)。由于考慮到天線收發(fā)分時(shí)問題，疊加延時(shí)的最小時(shí)間必須為間歇采樣周期的整數(shù)倍，即

由于信號(hào)進(jìn)行延時(shí)疊加，干擾機(jī)會(huì)在信號(hào)的脈沖結(jié)束之后繼續(xù)轉(zhuǎn)發(fā)間歇信號(hào)，此時(shí)采樣階段轉(zhuǎn)為偵察階段，此階段不會(huì)對(duì)信號(hào)進(jìn)行采樣存儲(chǔ)，只對(duì)之前存儲(chǔ)的信號(hào)進(jìn)行轉(zhuǎn)發(fā)，直到將存儲(chǔ)的信號(hào)段發(fā)完為止。由式（5）可知，可以通過控制延遲時(shí)間T0和疊加次數(shù)N來(lái)使干擾機(jī)產(chǎn)生不同的干擾效果，當(dāng)T0值較小、N值較大時(shí)，該干擾算法產(chǎn)生的干擾信號(hào)以真實(shí)目標(biāo)為起始，在真實(shí)回波目標(biāo)后產(chǎn)生大量的假目標(biāo)信號(hào)群，假目標(biāo)之間會(huì)產(chǎn)生混疊，壓制干擾距離較遠(yuǎn)，形成密集假目標(biāo)壓制干擾效果。若添加一定的多普勒頻移，則可在真實(shí)回波目標(biāo)的前方產(chǎn)生假目標(biāo)群，二者聯(lián)合可在真實(shí)目標(biāo)兩側(cè)產(chǎn)生假目標(biāo)群，實(shí)現(xiàn)更遠(yuǎn)距離的壓制效果。當(dāng)T0值較大、N值較小時(shí)，該干擾算法產(chǎn)生的干擾信號(hào)為在真實(shí)回波目標(biāo)后形成若干假目標(biāo)［9］，假目標(biāo)之間有可能不會(huì)產(chǎn)生混疊，這由間歇采樣的收發(fā)占空比決定。圖4為無(wú)混疊效應(yīng)的延時(shí)疊加示意圖，其中延遲時(shí)間為4T0。如圖4（c）所示，由于延遲時(shí)間較長(zhǎng)，疊加后的信號(hào)沒有發(fā)生混疊，假目標(biāo)數(shù)量變少，但是干擾距離更遠(yuǎn)，形成假目標(biāo)欺騙干擾的效果。

圖4 無(wú)混疊的延時(shí)疊加示意圖Fig.4 Schematic diagram of delay superposition without aliasing

2.3 延時(shí)疊加的FPGA設(shè)計(jì)

延時(shí)疊加是在FPGA內(nèi)部通過編程實(shí)現(xiàn)的［10］，其結(jié)構(gòu)如圖5所示。經(jīng)過延時(shí)器后得到延時(shí)后的信號(hào)，原始信號(hào)與延時(shí)后的信號(hào)經(jīng)過加法器進(jìn)行相加，得到一級(jí)延時(shí)疊加的信號(hào)。本文選用的FPGA硬件平臺(tái)為Xilinx公司提供的Zedboard系列開發(fā)平臺(tái)，本文在Zedboard硬件平臺(tái)上使用Verilog語(yǔ)言進(jìn)行編程，在Vivado編程環(huán)境下調(diào)用FIFO核［11］作為延時(shí)器，設(shè)置FIFO核的深度，實(shí)現(xiàn)特定時(shí)間的延時(shí)。然后再調(diào)用加法器IP核，將原始信號(hào)與延時(shí)后的信號(hào)進(jìn)行相加，即可實(shí)現(xiàn)一級(jí)延時(shí)疊加。本文采用8級(jí)不同深度的FIFO核級(jí)聯(lián)的形式，實(shí)現(xiàn)8級(jí)延時(shí)疊加，F(xiàn)IFO延時(shí)疊加級(jí)聯(lián)結(jié)構(gòu)如圖6所示。

圖5 延時(shí)疊加結(jié)構(gòu)Fig.5 Delay stack structure

圖6 FIFO延時(shí)疊加級(jí)聯(lián)結(jié)構(gòu)Fig.6 FIFO delay superposition cascade structure

此級(jí)聯(lián)結(jié)構(gòu)的優(yōu)勢(shì)在于假目標(biāo)數(shù)量是按照2n的關(guān)系產(chǎn)生的，相比于一般的延時(shí)疊加可以產(chǎn)生更多的假目標(biāo)數(shù)目。本文調(diào)用8級(jí)延時(shí)疊加結(jié)構(gòu)，最多可產(chǎn)生28=256個(gè)假目標(biāo)，若只選擇其中n（n<8）級(jí)，則可產(chǎn)生2n個(gè)假目標(biāo)，假目標(biāo)數(shù)量可以通過程序?qū)崿F(xiàn)靈活控制。

3 干擾信號(hào)的仿真及工程實(shí)現(xiàn)

3.1 假目標(biāo)干擾的仿真

設(shè)輸入信號(hào)為載頻為10 MHz、脈寬為20 μs、脈沖重復(fù)周期為200 μs的脈沖調(diào)制信號(hào)，經(jīng)過若干級(jí)FIFO延時(shí)疊加，可得到密集假目標(biāo)壓制式干擾和稀疏假目標(biāo)欺騙式干擾。

仿真程序中共添加8級(jí)FIFO結(jié)構(gòu)，調(diào)用全部8級(jí)FIFO進(jìn)行延時(shí)疊加，可產(chǎn)生256個(gè)密集假目標(biāo)，形成密集假目標(biāo)壓制干擾，如圖7所示。

圖7 密集假目標(biāo)壓制干擾時(shí)域信號(hào)Fig.7 Suppressing jamming time domain signal with dense false targets

本文中稀疏假目標(biāo)欺騙式干擾選擇了最后3級(jí)FIFO進(jìn)行延時(shí)疊加，可產(chǎn)生8個(gè)假目標(biāo)，其干擾信號(hào)的時(shí)域波形如圖8所示。

圖8 多假目標(biāo)欺騙干擾仿真時(shí)域信號(hào)Fig.8 Multi-decoy jamming time domain signal

3.2 假目標(biāo)干擾的工程實(shí)現(xiàn)

3.2.1 硬件平臺(tái)簡(jiǎn)介

Zedboard是基于Xilinx ZynqTM-7000的擴(kuò)展式處理平臺(tái)，如圖9所示，主板上采用的是Zynq-7000系列中的XC7Z020-CLG484 FPGA，實(shí)現(xiàn)了雙核Cortex-A9 MPcore和最新的28nm 7系列可編程邏輯緊密集成。其中，雙核Cortex-A9 MPcore，主頻達(dá)到667 MHz，板載512 MB內(nèi)存，堪比一個(gè)便攜設(shè)備的ARM平臺(tái)。板級(jí)接口資源豐富，適合很多場(chǎng)景的應(yīng)用，且成本很低，對(duì)于信號(hào)處理場(chǎng)景的應(yīng)用具有響應(yīng)速度快、程序設(shè)計(jì)靈活以及資源豐富等優(yōu)勢(shì)。如果后續(xù)需要對(duì)信號(hào)進(jìn)行分選、分類、識(shí)別以及可視化等操作的話，內(nèi)嵌雙核的Cortex-A9 MPcore可滿足各種算法的需求。

圖9 Zedboard硬件開發(fā)平臺(tái)Fig.9 Zedboard hardware development platform

3.2.2 基于硬件平臺(tái)的假目標(biāo)干擾工程實(shí)現(xiàn)

假目標(biāo)干擾的中頻信號(hào)可在硬件平臺(tái)實(shí)現(xiàn)。本文采用基于Zedboard的FPGA硬件開發(fā)平臺(tái)對(duì)干擾信號(hào)進(jìn)行實(shí)現(xiàn)，利用此硬件開發(fā)平臺(tái)對(duì)信號(hào)響應(yīng)快速的特點(diǎn)，可實(shí)時(shí)對(duì)雷達(dá)信號(hào)進(jìn)行干擾調(diào)制處理。在FPGA中通過調(diào)用FIFO核和加法器IP核，實(shí)現(xiàn)延時(shí)疊加。將信號(hào)源輸出設(shè)置為載頻為5 010 MHz、脈寬為20 μs、脈沖重復(fù)周期為200 μs的脈沖調(diào)制信號(hào)，經(jīng)過DRFM系統(tǒng)下變頻后可得到載頻為10 MHz的信號(hào)。由于Zedboard開發(fā)平臺(tái)不具備AD模塊，所以在內(nèi)部調(diào)用DDS模塊，產(chǎn)生一個(gè)載頻10 MHz、脈寬20 μs、脈沖重復(fù)周期200 μs的脈沖調(diào)制信號(hào)來(lái)模擬下變頻后的雷達(dá)信號(hào)。信號(hào)波形如圖10（a）和（b）所示，其中圖10（a）為脈沖調(diào)制信號(hào)的周期波形，圖10（b）為脈內(nèi)信號(hào)波形。

圖10 DDS產(chǎn)生的脈沖調(diào)制信號(hào)Fig.10 Pulse modulation signal generated by DDS

由于Zedboard開發(fā)平臺(tái)不具備DA模塊，所以采用Vivado自帶的ILA核對(duì)干擾信號(hào)進(jìn)行觀察，如圖11~12所示，分別為密集假目標(biāo)干擾的時(shí)域信號(hào)和稀疏假目標(biāo)干擾的時(shí)域信號(hào)。密集假目標(biāo)壓制干擾的仿真和工程實(shí)現(xiàn)如圖7和圖11所示，干擾信號(hào)在時(shí)域上表現(xiàn)為在一片區(qū)域內(nèi)信號(hào)疊加形成的類似噪聲壓制的形式，信號(hào)形式基本一致。稀疏假目標(biāo)欺騙干擾的仿真和工程實(shí)現(xiàn)如圖8和圖12所示，經(jīng)過3級(jí)FIFO延時(shí)疊加結(jié)構(gòu)，共產(chǎn)生了8個(gè)假目標(biāo)，對(duì)敵方雷達(dá)形成欺騙干擾效果。通過對(duì)比，仿真與工程實(shí)現(xiàn)的信號(hào)基本一致。

圖11 密集假目標(biāo)壓制干擾實(shí)際信號(hào)Fig.11 Dense false targets suppress jamming actual signal

圖12 多假目標(biāo)欺騙干擾實(shí)際信號(hào)Fig.12 Multi-false target deception jamming actual signal

4 結(jié)束語(yǔ)

本文提出并實(shí)現(xiàn)了一種基于Zedboard硬件平臺(tái)的雷達(dá)假目標(biāo)干擾實(shí)現(xiàn)方法，主要介紹了干擾生成方法、干擾算法、軟件仿真以及硬件實(shí)現(xiàn)，在Zedboard硬件平臺(tái)上實(shí)現(xiàn)了密集假目標(biāo)壓制干擾和稀疏假目標(biāo)欺騙干擾的中頻時(shí)域信號(hào)。相比傳統(tǒng)的干擾方法，本方法在硬件實(shí)現(xiàn)上選用了Xilinx公司已經(jīng)上市的Zedboard硬件處理平臺(tái)，具有成本低、功能強(qiáng)大等優(yōu)點(diǎn)。同時(shí)，利用FPGA器件邏輯功能強(qiáng)大的特點(diǎn)，使用延時(shí)疊加的方式實(shí)現(xiàn)干擾信號(hào)的生成，針對(duì)敵方雷達(dá)的假目標(biāo)干擾提供了一套很好的應(yīng)對(duì)方案。FPGA的Verilog語(yǔ)言時(shí)序精度高，可對(duì)截獲信號(hào)進(jìn)行實(shí)時(shí)、快速處理，并且可直接應(yīng)用于DRFM系統(tǒng)中，靈活方便，在電子戰(zhàn)領(lǐng)域中的應(yīng)用具有一定的優(yōu)勢(shì)。