應(yīng)用于時鐘發(fā)生器的低雜散亞采樣鎖相環(huán)*

杜佳恒，趙宏亮，劉興輝，程 帥，趙日新，趙 野

(1.遼寧大學(xué) 物理學(xué)院，遼寧 沈陽 110036；2.中國科學(xué)院 微電子研究所，北京 100029；3.中國科學(xué)院 硅器件技術(shù)重點(diǎn)實(shí)驗(yàn)室，北京 100029)

0 引 言

許多集成電路中都需要周期時鐘信號。例如，用于時間—數(shù)字轉(zhuǎn)換器中的細(xì)采樣時鐘、在無線收發(fā)器中對所需要的信號進(jìn)行上轉(zhuǎn)換和下轉(zhuǎn)換等。時鐘信號的精度影響整個系統(tǒng)的性能，因此，一個穩(wěn)定的低雜散的時鐘信號是必不可少，而時鐘信號的產(chǎn)生離不開鎖相環(huán)(phase-locked loop,PLL)。傳統(tǒng)電荷泵PLL(charge-pump PLL,CPPLL)在帶寬確定的情況下，參考雜散主要來自CP充放電電流的失配[1]。若選取較小的環(huán)路帶寬，可以抑制控制電壓的紋波，從而降低雜散，但這會增加鎖定時間和環(huán)路濾波器電容面積。

本文提出的亞采樣PLL(sub-sampling PLL,SSPLL)電路結(jié)構(gòu)消除了傳統(tǒng)CPPLL中鑒頻鑒相器(phase frequency detector,PFD)延遲失配和CP電流失配所引起的雜散，并且因?yàn)殒i定時核心環(huán)路中沒有分頻器的存在[2]，帶內(nèi)噪聲不會被放大N2倍(N為分頻比)。

1 CPPLL雜散分析

傳統(tǒng)CPPLL的參考雜散主要來源于CP的輸出電流失配。圖1為PFD和CP的原理。在工作過程中，PFD將分頻(Div)后的相位與參考(Ref)頻率的相位進(jìn)行比較，生成UP和DN信號來控制CP的開關(guān)，將Ref和Div的相位誤差轉(zhuǎn)換為CP上電流源IUP和下電流源IDN之間的準(zhǔn)時差τUP-τDN。理想情況下，當(dāng)PLL鎖定時，CP提供的凈電荷應(yīng)為零，即IUP=IDN，此時鎖定點(diǎn)如圖1中A點(diǎn)所示。

圖1 PFD/CP原理

為了保持穩(wěn)態(tài)鎖定條件，必須滿足下式

IUP·τUP=IDN·τDN

(1)

當(dāng)IUP與IDN存在失配時，即IUP≠IDN，此時鎖定點(diǎn)如圖1中B點(diǎn)所示。因此，CP其中的一個電流源必須打開更長的時間才能滿足式(1)的要求，這會導(dǎo)致CP的輸出電流出現(xiàn)如圖1所示的電流紋波，結(jié)果使PLL的輸出產(chǎn)生較大的雜散。

2 低雜散SSPLL設(shè)計(jì)

本文提出的改進(jìn)型SSPLL電路結(jié)構(gòu)如圖2所示。SSPLL采用雙環(huán)路，包括核心環(huán)路(core loop)和鎖頻環(huán)路(frequency-locked loop,FLL)。其中,核心環(huán)路包括亞采樣鑒相器(sub-sampling phase detector,SSPD)、亞采樣電荷泵(sub-sampling charge pump,SSCP)、低通濾波器(low-pass-filter,LPF)、壓控振蕩器(voltage controlled oscillator,VCO)；FLL相比CPPLL多個死區(qū)(dead zone,DZ)發(fā)生器模塊。由于環(huán)路鎖定時，只有核心環(huán)路工作，沒有分頻器的存在，SSPLL的帶內(nèi)噪聲不會被放大N2倍。

圖2 SSPLL結(jié)構(gòu)

2.1 SSPLL雜散分析及優(yōu)化

SSPLL雜散的主要來源是BFSK效應(yīng)，即SSPD對VCO的周期性擾動。當(dāng)SSPD中的開關(guān)閉合時，采樣電容CSAM連接到VCO，成為VCO負(fù)載的一部分；當(dāng)開關(guān)斷開時，VCO沒有負(fù)載CSAM。采樣器在頻率fref處的周期性開關(guān)以類似于二進(jìn)制頻移鍵控(binary frequency shift keying,BFSK)的方式調(diào)制VCO的輸出頻率。由于SSPD通過周期性的改變VCO電容負(fù)載干擾了VCO的工作，因此引起雜散。

為了抑制BFSK效應(yīng)，增加了一個互補(bǔ)開關(guān)虛擬采樣器(dummy sampler)，如圖2中所示。由于采樣器和其虛擬采樣器的互補(bǔ)切換，VCO總是連接到一個CSAM上，VCO的負(fù)載電容不隨時間變化，BFSK效應(yīng)得到補(bǔ)償。此外，在VCO和SSPD之間添加一個隔離緩沖器，實(shí)現(xiàn)更好的隔離，進(jìn)一步降低了雜散。

2.2 改進(jìn)型SSPD/SSCP電路

SSPD/SSCP的增益很大導(dǎo)致圖2中濾波器電容C1的面積很大。圖3(a)給出了一種帶有脈沖發(fā)生器(Pulser)的SSPD/SSCP，以降低C1的面積，從而有利于PLL的集成。SSPD采用傳輸門作為采樣開關(guān)可以減輕時鐘饋通和電荷共享的不利影響。

圖3 SSPD/SSCP原理與SSCP電路

SSCP的電路如圖3(b)所示，在SSCP中加入單位增益緩沖器，使得當(dāng)輸出端充放電開關(guān)關(guān)閉時電流源管的漏端電壓和控制電壓相同，有效減小了由電荷共享而引起的控制電壓紋波，增強(qiáng)了 SSPLL的雜散性能。

2.3 PFD/可調(diào)窄死區(qū)發(fā)生器

環(huán)形振蕩器具有較大的調(diào)諧增益，VCO控制電壓小的變化就會導(dǎo)致VCO輸出頻率大的變化，從而增大鎖定時間。因此，基于環(huán)形振蕩器的SSPLL需要一個窄死區(qū)發(fā)生器，F(xiàn)LL應(yīng)該一直工作到VCO的輸出頻率進(jìn)一步接近鎖定為止，這樣就減少了SSPLL鎖定建立過程中累積相位的時間。圖4為可調(diào)窄死區(qū)發(fā)生器的原理。

圖4 PFD/可調(diào)窄死區(qū)發(fā)生器原理

本文設(shè)計(jì)的可調(diào)窄死區(qū)發(fā)生器可以通過外部調(diào)節(jié)Vtune來控制死區(qū)時間。在Vtune=0.7 V的情況下，建立的死區(qū)時間±0.7 ns，仿真結(jié)果如圖5所示。

圖5 死區(qū)建立時間

2.4 電流饑餓型環(huán)形VCO

電容電感型VCO和環(huán)形VCO已經(jīng)被廣泛應(yīng)用[3～5]。后者噪聲性能不如前者，但由于SSPLL的低帶內(nèi)噪聲特性，采用大環(huán)路帶寬使環(huán)形振蕩器所主導(dǎo)的帶外噪聲有效降低。本文設(shè)計(jì)了4級全差分延遲單元結(jié)構(gòu)級聯(lián)的電流饑餓型環(huán)形振蕩器，通過線性電壓轉(zhuǎn)電流模塊將控制電壓轉(zhuǎn)換成對VCO的控制電流Iref，實(shí)現(xiàn)對頻率的調(diào)節(jié)。整體結(jié)構(gòu)及延遲單元如圖6所示。延遲單元額外設(shè)計(jì)3路調(diào)節(jié)電流3 bit_Iref，補(bǔ)償頻率衰減，減小誤差。

圖6 VCO結(jié)構(gòu)圖及延遲單元

本文設(shè)計(jì)的VCO控制電壓在0.4～0.8 V之間變化時，輸出頻率隨控制電壓呈線性變化，VCO調(diào)諧增益約為621 MHz/V，如圖7所示。

圖7 VCO調(diào)諧增益

3 仿真分析

本文采用110 nm CMOS工藝設(shè)計(jì)，其中參考晶振頻率為75 MHz，電源電壓為1.2 V。版圖繪制完成后，提取寄生參數(shù)進(jìn)行后仿真，環(huán)路鎖定行為建立過程如圖8所示，SSPLL鎖定時間小于4 μs；由于本文低紋波電路的設(shè)計(jì)，鎖定后的VCO控制電壓紋波得到有效降低，僅為0.42 mV。

圖8 SSPLL環(huán)路瞬態(tài)響應(yīng)及控制電壓紋波

圖9為SSPLL頻譜，輸出頻率為600 MHz，偏離中心頻率75 MHz處，參考雜散為-72.15 dBc。本文設(shè)計(jì)的SSPLL與文獻(xiàn)[2,6～8]的PLL對比如表1所示，控制電壓紋波以及參考雜散均得到一定程度的優(yōu)化。

圖9 SSPLL頻譜

表1 PLL性能對比

時鐘發(fā)生器通過注入鎖定的原理，將SSPLL的輸出信號注入到多個注入鎖定振蕩器(ILRO)中，使它們鎖定到與SSPLL的輸出相同的信號，從而產(chǎn)生穩(wěn)定的多路時鐘信號。時鐘發(fā)生器為時間—數(shù)字轉(zhuǎn)換器(TDC)提供穩(wěn)定的時鐘信號進(jìn)行細(xì)采樣，進(jìn)而實(shí)現(xiàn)時間脈沖信號到數(shù)字電平信號的轉(zhuǎn)換。整體版圖如圖10所示，其中，SSPLL面積約為1.2 mm×0.3 mm。

圖10 基于SSPLL的時鐘發(fā)生器及TDC整體版圖

4 結(jié) 論

基于110 nm CMOS工藝，本文設(shè)計(jì)了應(yīng)用于高精度時鐘發(fā)生器中的SSPLL，分析了傳統(tǒng)CPPLL和SSPLL的雜散機(jī)理，提出了實(shí)現(xiàn)低雜散和減小鎖定時間的電路結(jié)構(gòu)，以及同時降低芯片面積和帶外噪聲的方法?；诒疚脑O(shè)計(jì)的SSPLL的時鐘發(fā)生器，可以產(chǎn)生穩(wěn)定的多路時鐘信號。該SSPLL在1.2 V電壓供電下，功耗為7.3 mW，鎖定時間小于4 μs，輸出電壓紋波為0.42 mV，參考雜散為-72.15 dBc。