基于雙鎖相環(huán)的數(shù)據(jù)采集時(shí)鐘電路設(shè)計(jì)及驗(yàn)證

劉 智高國棟,2岳軍會曹建社,2杜垚垚麻惠洲何 俊葉 強(qiáng)唐旭輝,2李宇鯤,2楊 靜,2魏書軍,2

1（中國科學(xué)院高能物理研究所 北京 100049）

2（中國科學(xué)院大學(xué) 北京 100049）

束流測量系統(tǒng)是粒子加速器的重要組成部分，測量的主要參數(shù)有束流流強(qiáng)、束流位置、束團(tuán)長度、束流損失等［1］。隨著現(xiàn)代測量技術(shù)的發(fā)展，束流測量技術(shù)逐步使用數(shù)字化測量代替模擬測量及部分光學(xué)測量。已投入使用的北京正負(fù)電子對撞機(jī)（Beijing Electron Positron ColliderⅡ，BEPC-II）束流位置測量（Beam Position Measurement，BPM）系統(tǒng)就是基于數(shù)字技術(shù)研發(fā)［2］，用來替換運(yùn)行時(shí)間過久、故障頻發(fā)的模擬測量系統(tǒng)。上海光源也基于模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）技術(shù)研發(fā)了逐束團(tuán)流強(qiáng)測量和束流壽命（Beam lifetime）測量系統(tǒng)［3］。數(shù)字測量系統(tǒng)主要由兩部分構(gòu)成：一是ADC，作為連接模擬世界和數(shù)字世界的橋梁；二是為ADC提供工作頻率的采樣時(shí)鐘。ADC的性能直接影響測量系統(tǒng)的整體性能，性能指標(biāo)主要有：A/D轉(zhuǎn)換位數(shù)，信噪比（Signal to Noise Ratio，SNR）、無雜散動態(tài)范圍（Spurious Free Dynamic Range，SFDR）、轉(zhuǎn)換速率和量化靈敏度等［4］。一般來說，ADC的轉(zhuǎn)換位數(shù)越多，信噪比越高，其動態(tài)范圍就越大，有效改善ADC數(shù)據(jù)的信噪比對系統(tǒng)性能提升有著非常重要的意義［5］。采樣時(shí)鐘的抖動（Jitter）對ADC數(shù)據(jù)信噪比具有較大影響［6］，在中高頻信號采樣時(shí)更為突出。因此，在ADC采樣電路中，時(shí)鐘電路的硬件設(shè)計(jì)方案不僅決定了ADC采樣時(shí)鐘的性能，更決定了整個測量系統(tǒng)的性能，正確選擇并設(shè)計(jì)合適的時(shí)鐘方案是數(shù)字采樣電路硬件設(shè)計(jì)的重要內(nèi)容［7］。ADC采樣時(shí)鐘電路一般基于鎖相環(huán)設(shè)計(jì)，近幾年，芯片公司設(shè)計(jì)生產(chǎn)了兩級鎖相環(huán)結(jié)構(gòu)的鎖相環(huán)芯片，基于此可以設(shè)計(jì)性能更加優(yōu)越的ADC采樣時(shí)鐘電路。

1 時(shí)鐘抖動對ADC數(shù)據(jù)的影響

ADC的主要功能是在采樣時(shí)鐘的作用下，對模擬信號進(jìn)行采樣并產(chǎn)生量化數(shù)據(jù)。對于數(shù)字BPM系統(tǒng)，待測束流中心頻率已經(jīng)達(dá)到了射頻范疇，此時(shí)ADC對于時(shí)鐘抖動則更為敏感。從時(shí)域角度來看，時(shí)鐘上升沿會產(chǎn)生隨機(jī)不穩(wěn)定性即時(shí)鐘抖動，這會導(dǎo)致采樣時(shí)間間隔的不確定性，進(jìn)而在ADC采樣數(shù)據(jù)中引入較大噪聲，降低ADC數(shù)據(jù)的信噪比。時(shí)鐘抖動對信噪比的影響可以用式（1）來表達(dá)［8］。

根據(jù)式（1），在時(shí)鐘抖動不變的情況下（如5 ps），當(dāng)輸入信號頻率由100 MHz提高至500 MHz時(shí)，信噪比下降13.98 dB。而在輸入模擬信號保持不變時(shí)（如500 MHz），若時(shí)鐘抖動為2 ps，ADC信噪比約為44.04 dB；當(dāng)時(shí)鐘抖動增加至5 ps時(shí)，ADC信噪比約為36.08 dB，信噪比下降約7.96 dB，此時(shí)ADC數(shù) 據(jù) 的 有 效 位（Effective Numbers of Bits，ENOB）會相應(yīng)減少約1.03個［9］。不同時(shí)鐘抖動的前提下，輸入信號的頻率與信噪比的關(guān)系可由圖1描述。

圖1 時(shí)鐘抖動為1 ps、2 ps和5 ps時(shí)ADC信噪比Fig.1 SNR of ADC when clock jitter is 1 ps,2 ps and 5 ps

在外部輸入時(shí)鐘噪聲較大時(shí)，輸入時(shí)鐘性能將無法滿足系統(tǒng)對ADC的信噪比需求。此時(shí)，可以采用鎖相環(huán)（Phase Locked Loop，PLL）抖動濾除器件對輸入時(shí)鐘信號進(jìn)行噪聲濾除，在實(shí)現(xiàn)內(nèi)外時(shí)鐘同步基礎(chǔ)上，降低內(nèi)部ADC采樣時(shí)鐘的抖動，進(jìn)而滿足系統(tǒng)的信噪比要求。

2 雙鎖相環(huán)時(shí)鐘基本工作原理

典型的鎖相環(huán)工作原理如圖2所示，圖2（a）是其基本結(jié)構(gòu)，圖2（b）是鎖相過程示意圖［10-11］。具有極窄帶寬環(huán)路濾波器（LooP Filter，LPF）以及低頻、高性能壓控振蕩器（Voltage Controlled Oscillator，VCO）的單個鎖相環(huán)可以清除參考時(shí)鐘噪聲，但不能提供高頻輸出；具有較高帶寬環(huán)路濾波器以及高頻VCO的鎖相環(huán)能夠提供較高頻率，但不能濾除參考時(shí)鐘噪聲。通過組合兩個鎖相環(huán)可以實(shí)現(xiàn)噪聲濾波及產(chǎn)生高頻信號：第一級鎖相環(huán)外接環(huán)路濾波器和壓控振蕩器，實(shí)現(xiàn)抖動濾除；第二級鎖相環(huán)采用內(nèi)置電荷泵VCO，工作頻率可達(dá)幾個GHz，提供高頻頻率，在輸出分頻器的配合下，產(chǎn)生系統(tǒng)所需頻率［12］。

圖2 鎖相環(huán)工作原理示意(a)基本結(jié)構(gòu)，(b)鎖相過程Fig.2 The working principle of PLL(a)Basic structure diagram of PLL,(b)Phase-lock process

德州儀器（Texas Instruments，TI）的LMK0461x系列器件為雙環(huán)路PLL架構(gòu)，功耗低、去抖動性能好。以LMK04610為例，器件內(nèi)部功能框圖如圖3所示，包括PLL1、PLL2、集成VCO、各個時(shí)鐘路徑的 分頻電路、輸出時(shí)延調(diào)整和輸出分發(fā)電路等。

圖3 LMK04610基本功能框圖Fig.3 Simplified functional block diagram for LMK04610

其中，第一級鎖相環(huán)外接環(huán)路濾波器和壓控晶體 振 蕩 器（Voltage-Controlled crystal Oscillator，VCXO），完成抖動濾除功能，輸出時(shí)鐘具有低抖動的近端噪聲。第二級鎖相環(huán)利用內(nèi)部集成高性能電感電容（Inductance-Capacitance，LC）振蕩器實(shí)現(xiàn)時(shí)鐘倍頻功能，可以實(shí)現(xiàn)低抖動的遠(yuǎn)端噪聲。在兩級鎖相環(huán)作用下，確保輸出時(shí)鐘具有良好的噪聲性能，理論上可實(shí)現(xiàn)約100 fs級別的抖動輸出［13］。

3 雙鎖相環(huán)時(shí)鐘去抖電路的設(shè)計(jì)

雙鎖相環(huán)時(shí)鐘去抖電路的設(shè)計(jì)主要包括：硬件電路設(shè)計(jì)、環(huán)路濾波器設(shè)計(jì)和FPGA（Field Programmable Gate Array）固件程序設(shè)計(jì)三部分。其中，硬件電路又包括電源、控制鏈路以及時(shí)鐘輸入輸出接口，是時(shí)鐘去抖電路設(shè)計(jì)的關(guān)鍵。

3.1 雙鎖相環(huán)時(shí)鐘電路硬件設(shè)計(jì)

采用LMK04610的雙鎖相環(huán)時(shí)鐘電路的硬件設(shè)計(jì)功能框圖如圖4所示。時(shí)鐘輸入端口0采用單端輸入，端口1采用差分輸入以適應(yīng)不同的應(yīng)用，在差分輸入端進(jìn)行了冗余設(shè)計(jì)，通過在PCB板上焊接不同位置電阻，選擇外部時(shí)鐘輸入或板載晶振時(shí)鐘輸入。時(shí)鐘輸出采用單端輸出，設(shè)計(jì)中采用巴倫變壓器將LMK04610差分輸出信號轉(zhuǎn)換為單端信號。PLL1外接VCXO并采用可編程VCXO時(shí)鐘芯片Si571，產(chǎn)生可與外部輸入時(shí)鐘信號鎖相的時(shí)鐘信號，環(huán)路濾波器采用阻容設(shè)計(jì)。主控芯片由一片F(xiàn)PGA來實(shí)現(xiàn)，F(xiàn)PGA通過I2C總線配置Si571；通過SPI總線配置PLL芯片LMK04610；同時(shí)，F(xiàn)PGA設(shè)計(jì)有USB接口和UART接口，以方便調(diào)試和應(yīng)用。

圖4 雙鎖相環(huán)時(shí)鐘電路整體功能框圖Fig.4 Block diagram of dual-loop phase-locked loop system overall design

3.1.1 電源設(shè)計(jì)

電源噪聲對LMK04610的抖動清除性能具有較大影響［14-15］，為降低電源噪聲對性能的影響，時(shí)鐘芯片LMK04610采用超低噪聲LDO穩(wěn)壓器電源TPS7A84供電，該電源芯片可提供3 A的電流，輸出電壓噪聲為4.4 μVRMS。VCXO芯片Si571采用另一款超低噪聲LDO穩(wěn)壓器電源LP5907供電，該芯片可提供250 mA電流，輸出電壓噪聲不大于6.5 μVRMS。FPGA對噪聲要求不是很高，因此采用LT1764穩(wěn)壓器供電，其電源噪聲約為40 μVRMS。電源部分示意圖如圖5所示。

圖5 雙鎖相環(huán)時(shí)鐘電路的電源設(shè)計(jì)示意圖Fig.5 Diagrammatic drawing of power supply design

3.1.2 控制部分設(shè)計(jì)

控制部分完成LMK04610的正常配置，其示意圖如圖6所示。PC機(jī)通過USB接口與FPGA相連，F(xiàn)PGA與LMK04610直接相連。在程序調(diào)試階段，位于PC機(jī)上的TICS Pro應(yīng)用程序通過USB接口，經(jīng)FPGA中轉(zhuǎn)完成了LMK04610的配置與狀態(tài)讀取。在調(diào)試完成后，將LMK04610的配置程序?qū)懭隖PGA的HDL代碼，生成MCS文件并寫入配置FPGA的Flash Memory中，在板卡加電時(shí)，HDL程序啟動FPGA內(nèi)部配置程序，完成時(shí)鐘芯片LMK04610的配置工作。

圖6 LMK04610控制部分設(shè)計(jì)原理示意圖Fig.6 Diagrammatic drawing of the configuration circuit

3.1.3 時(shí)鐘輸入輸出接口設(shè)計(jì)

在時(shí)鐘電路中，時(shí)鐘信號的主要輸入及輸出均采用單端設(shè)計(jì)，而LMK04610芯片的輸入/輸出端口為差分方式，因此在板卡的輸入端需要將單端時(shí)鐘輸入信號轉(zhuǎn)換為差分信號，在板卡的輸出端需要將差分信號轉(zhuǎn)換為單端信號。單轉(zhuǎn)差分集成電路芯片最高工作頻率為250 MHz，不滿足大于250 MHz輸入/輸出時(shí)鐘需求，因此采用巴倫（Balun）變壓器實(shí)現(xiàn)信號單轉(zhuǎn)差分的功能。巴倫是無源器件，其等效電路如圖7（a）所示，根據(jù)電壓分壓關(guān)系，可得式（2）和式（3），簡單計(jì)算可知，U21和U22幅值相等、相位相反；從其等效電路圖可知，巴倫可雙向傳輸，輸入輸出端反向使用，即可實(shí)現(xiàn)單端信號與差分信號的相互轉(zhuǎn)換。本設(shè)計(jì)所選型的巴倫，工作頻率范圍為4.5～3 000 MHz，滿足電路對于時(shí)鐘頻率的要求，接口原理圖示意如圖7（b）所示。

圖7 巴倫等效電路圖(a)，時(shí)鐘輸入/輸出單轉(zhuǎn)差分電路原理示意圖(b)Fig.7 Equivalent circuit model of Balun(a),diagrammatic drawing of input/output(b)

3.2 PLL1環(huán)路濾波器設(shè)計(jì)

鎖相環(huán)主要由鑒相器、環(huán)路濾波器和壓控振蕩器組成，環(huán)路濾波器的作用是濾除鑒相器輸出的噪聲和誤差電壓，其性能將直接影響雙鎖相環(huán)時(shí)鐘電路的去抖動性能。對于頻率較高的鎖相環(huán)，一般使用三階濾波器［16］。圖8中C1、C2、C3和R2、R3組成了理想三階濾波器，其傳遞函數(shù)，即輸出波形的拉普拉斯變換與輸入波形的拉普拉斯變換之比，如式（4）所示。確定各R、C值，首先求解傳輸函數(shù)零點(diǎn)和極點(diǎn)，再綜合考慮環(huán)路濾波器截止頻率，鑒相器和壓控振蕩器的特性，反復(fù)迭代得出。本設(shè)計(jì)采用TI的“Clock Design Tool”［17］進(jìn)行仿真求解RC值，在帶寬為20 Hz的情況下，各值如圖8右下角所示。在PLL1的鑒相器頻率為5 MHz時(shí)，通過軟件計(jì)算得出由環(huán)路濾波器引入的相位噪聲約為84.9 fs，遠(yuǎn)小于最終時(shí)鐘電路所要達(dá)到的抖動目標(biāo)。

圖8 PLL1環(huán)路濾波器設(shè)計(jì)及其噪聲示意圖Fig.8 Design of PLL1 LPF and its phase noise

3.3 FPGA固件程序設(shè)計(jì)

FPGA固件程序的主要功能是完成LMK04610的寄存器配置，而LMK04610的寄存器有300多個，如果用HDL語句去逐個配置，工作量大，容易出錯，而且效率也不高。本文的實(shí)現(xiàn)方法為：首先利用TI所提供的TICS Pro調(diào)試工具把調(diào)試好的寄存器配置導(dǎo)出到TXT文件；然后，在HDL程序設(shè)計(jì)時(shí)將寄存器值寫入ROM中；最后，設(shè)計(jì)HDL程序，順序讀取ROM中的內(nèi)容，以LMK04610要求的配置時(shí)序?qū)⒓拇嫫鲀?nèi)容逐一配置進(jìn)LMK04610相應(yīng)寄存器即可。

為方便調(diào)試，F(xiàn)PGA程序配置LMK04610時(shí)需要兼顧從ROM配置和從計(jì)算機(jī)配置兩種方式，通過設(shè)計(jì)加電計(jì)數(shù)器產(chǎn)生控制信號來實(shí)現(xiàn)。板卡加電時(shí)控制信號為高，HDL程序從ROM中順序讀取配置數(shù)據(jù)，并通過SPI總線配置LMK04610。在配置完成后，控制信號變低，選通USB接口與LMK04610接口，此時(shí)可通過計(jì)算機(jī)對LMK04610寄存器進(jìn)行配置、修改和讀取。

4 測試及實(shí)驗(yàn)結(jié)果

時(shí)鐘測試及結(jié)果分析包括兩部分：一是時(shí)鐘去抖動電路功能和性能測試，另一部分為利用此電路提供的去抖動時(shí)鐘進(jìn)行采樣，對ADC的輸出數(shù)據(jù)進(jìn)行分析。

4.1 時(shí)鐘去抖動性能測試

時(shí)鐘測試時(shí)，輸入時(shí)鐘由信號源Rigol DG5072產(chǎn)生，頻率為62.475 MHz。我們利用羅德施瓦茨儀器公司相噪分析儀R&S FSWP8對該信號的噪聲進(jìn)行分析，測量其在10 Hz～1 MHz間的均值抖動為7.8 ps，如圖9（a）所示；經(jīng)LMK04610鎖相環(huán)去抖后輸出頻率為499.8 MHz的時(shí)鐘信號，并用R&S FSWP8測 量 其 在10 Hz～1 MHz間 的 均 值 抖 動 為1.8 ps，如圖9（b）所示。均值抖動可通過頻域相位噪聲計(jì)算獲得［18］，計(jì)算公式如式（5）所示：

圖9 時(shí)鐘去抖性能測試(a)源時(shí)鐘抖動值，(b)處理后的時(shí)鐘抖動值Fig.9 Test for jitter performance(a)The jitter of source clock,(b)The jitter of processed clock

式中：f1和f2為抖動積分上、下限頻率；f0為信號中心頻率；Lφ為相位噪聲。

4.2 ADC采樣性能分析

ADC采樣性能測試采用帶通采樣方式測試，其中采樣時(shí)鐘頻率為116.1152 MHz，它是由499.8 MHz時(shí)鐘經(jīng)99分頻、23倍頻后產(chǎn)生。ADC輸入信號為499.8 MHz信號，由射頻信號源產(chǎn)生，其抖動性能為36 fs。實(shí)驗(yàn)獲取10 k ADC數(shù)據(jù)，利用MATLAB對數(shù)據(jù)進(jìn)行信噪比分析，如果如圖10所示，數(shù)據(jù)頻率為35.34 MHz，數(shù)據(jù)信噪比為43.94 dB，已接近44.95 dB的ADC理論信噪比。

圖10 時(shí)鐘抖動為1.8 ps時(shí)ADC帶通采樣數(shù)據(jù)信噪比Fig.10 SNR of ADC band-pass sampling data when the clock jitter is 1.8 ps

5 結(jié)語

ADC采樣時(shí)鐘的抖動會降低ADC的SNR，在中高頻信號輸入尤甚。利用雙鎖相環(huán)去抖時(shí)鐘電路，可以將外部輸入時(shí)鐘的抖動降低，進(jìn)而大大改善ADC數(shù)據(jù)的信噪比。經(jīng)測試，本文設(shè)計(jì)的方案可以將大于7 ps的抖動降低至2 ps以內(nèi)；經(jīng)過ADC采樣數(shù)據(jù)分析，信噪比接近理論值。雙鎖相環(huán)抖動消除電路設(shè)計(jì)方法，能夠給從事測量系統(tǒng)的設(shè)計(jì)人員提供參考，提高測量系統(tǒng)的性能。此外，本文電路設(shè)計(jì)的壓控晶振采用可編程晶振，可以實(shí)現(xiàn)較大范圍任意頻率輸出；一路輸入信號可產(chǎn)生10路輸出信號，再采用級聯(lián)的方式，可構(gòu)建多臺設(shè)備的同步采樣時(shí)鐘網(wǎng)絡(luò)。

作者貢獻(xiàn)聲明劉智：負(fù)責(zé)系統(tǒng)整體的設(shè)計(jì)驗(yàn)證，以及文章的撰寫和修訂；高國棟：負(fù)責(zé)系統(tǒng)性能測試；岳軍會、曹建社：負(fù)責(zé)論文的修改及審定；杜垚垚、麻惠州、何俊、葉強(qiáng)、唐旭輝、李宇鯤、楊靜：分別從自己擅長的領(lǐng)域出發(fā)進(jìn)行資料的搜集和整理；魏書軍：負(fù)責(zé)研究的提出及論文的修改。