基于FPGA+AD7606 的多通道數(shù)據(jù)采樣系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

蔣思宇，王 斌，余龍海，余騰飛

（1.武漢科技大學(xué)信息科學(xué)與工程學(xué)院，湖北武漢 430081；2.大力電工襄陽股份有限公司，湖北 襄陽 441057；3.湖北春田電工技術(shù)有限公司，湖北 武漢 430073）

“雙碳”目標(biāo)的提出，促進(jìn)了我國能源生產(chǎn)和消費(fèi)的深入推進(jìn)，同時也對電力系統(tǒng)尤其是配電網(wǎng)提出了更高的要求[1]。柔性互聯(lián)配電網(wǎng)有效實(shí)現(xiàn)了多個交直流區(qū)域的互聯(lián)，其將在未來電力系統(tǒng)轉(zhuǎn)型中扮演關(guān)鍵角色[2-3]。傳統(tǒng)配電方式向柔性互聯(lián)配電轉(zhuǎn)變，要求電力系統(tǒng)具備更強(qiáng)的控制、保護(hù)及測量能力，這也使得系統(tǒng)中控制、監(jiān)測的反饋信號較多，其中包括交直流信號。為了使這類信號能夠被實(shí)時監(jiān)測到，需要對其進(jìn)行嚴(yán)格的同步性監(jiān)測和處理，這意味著對于系統(tǒng)內(nèi)的整個采樣電路而言，采樣精度和速度的要求必須被滿足。

該文利用具有較好采樣特性的AD7606 采樣芯片設(shè)計(jì)采樣電路，基于Altera 公司的EP4CE10F17C8型FPGA 進(jìn)行采樣控制處理，充分結(jié)合狀態(tài)機(jī)思想，利用Verilog 語言編程設(shè)計(jì)采樣芯片內(nèi)部的邏輯時序。實(shí)驗(yàn)結(jié)果表明，該AD 采樣系統(tǒng)的設(shè)計(jì)有效，采樣精度及采樣可靠性滿足要求，能夠明顯提高處理器的控制效率。

1 整體設(shè)計(jì)

可編程邏輯器件FPGA 具備時鐘頻率高、速度快、并行運(yùn)算能力優(yōu)秀等優(yōu)點(diǎn)，在數(shù)據(jù)采集領(lǐng)域發(fā)揮著重要的作用[4-6]。基于FPGA +AD7606 的采樣系統(tǒng)整體設(shè)計(jì)如圖1 所示。

根據(jù)該結(jié)構(gòu)可知，系統(tǒng)中所有的電壓、電流信號并不會被直接作為AD 采樣的輸入信號，在這之前還需要通過一系列信號變換。首先霍爾傳感器的隔離縮放使得原始的電壓和電流信號全部都轉(zhuǎn)化為電壓信號，然后區(qū)分直流電壓和交流電壓信號，直流信號經(jīng)過信號跟隨電路，交流信號經(jīng)過信號調(diào)節(jié)電路，轉(zhuǎn)化為滿足AD 采樣芯片要求的模擬電壓信號，保證模擬信號采集的穩(wěn)定性。在FPGA 控制下，AD 芯片將模擬量轉(zhuǎn)化為數(shù)字量，并將這一采樣結(jié)果存儲在內(nèi)部雙口RAM 中，方便系統(tǒng)隨時讀取。另外，為避免電路中從外界輸入的模擬電壓值過高導(dǎo)致芯片燒毀的情況，在該系統(tǒng)中設(shè)計(jì)了信號跟隨/調(diào)理電路，作為AD 芯片輸入信號的物理隔離，同時完成接口芯片之間的電平轉(zhuǎn)換。

利用Altera 公司的EP4CE10F17C8 型號FPGA作為控制處理器，對采樣芯片進(jìn)行時序控制，將采集到的數(shù)據(jù)信號在FPGA 的控制下進(jìn)行鎖存，直接將其存儲到事先在FPGA 里設(shè)置的雙口RAM 中，這種存儲方式能夠有效提高數(shù)據(jù)讀取的速度和處理器CPU 的處理效率[7-9]。

2 基于FPGA的AD采樣系統(tǒng)

2.1 AD7606簡介

AD 采樣芯片采用的是美國Analog Device 公司推出的A/D 轉(zhuǎn)化芯片AD7606，該芯片是一款高分辨率、低功耗、同步采樣的高性能模數(shù)轉(zhuǎn)換器。其中，兩個CONVST 引腳使該芯片具備八通道同步采樣的優(yōu)勢，同時芯片上集成抗混疊濾波器、高速串并行接口等模塊，使數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)更為簡便[10-12]。AD7606 接口電路如圖2 所示。

AD7606 采樣芯片可以靈活地實(shí)現(xiàn)串并行輸出，根據(jù)其數(shù)據(jù)手冊，芯片轉(zhuǎn)換時序圖如圖3 所示。其轉(zhuǎn)換過程為，首先選擇AD 轉(zhuǎn)換模式，然后給引腳CONVST 提供負(fù)脈沖，此時AD7606 芯片已經(jīng)被啟動，每當(dāng)CONVST 的上升沿到來時，系統(tǒng)內(nèi)部開始進(jìn)行模數(shù)轉(zhuǎn)換，信號在同一時刻被采樣，引腳BUSY 的輸出為高電平。同樣地，當(dāng)下降沿到來，表明此刻各通道模數(shù)轉(zhuǎn)換已經(jīng)結(jié)束，并行總線DB[15∶0]輸出的即是在信號同時控制下讀出的新數(shù)據(jù)。該文設(shè)計(jì)的基于AD7606 采樣系統(tǒng)選取并行輸出方式，通過FPGA 運(yùn)行控制，結(jié)合硬件電路中常用的狀態(tài)機(jī)設(shè)計(jì)思想，完成對AD7606 的時序控制。

2.2 狀態(tài)機(jī)模型

對于狀態(tài)機(jī)設(shè)計(jì)而言，其最大的優(yōu)勢在于能夠并行完成諸多運(yùn)算和控制操作，有效提高了控制系統(tǒng)的工作效率。因此，在大多數(shù)并行AD/DA 元件的控制中，該模型應(yīng)用領(lǐng)域較廣[13-15]。

狀態(tài)機(jī)模型如圖4 所示，下一個狀態(tài)輸出由當(dāng)前狀態(tài)和輸入共同決定。

有限狀態(tài)機(jī)的數(shù)學(xué)模型可以寫為(Σ,Γ,S,s0,δ,ω)。式中，Σ 是輸入字母表；Γ 是輸出字母表；S是狀態(tài)的集合；s0是初始狀態(tài)；δ是狀態(tài)轉(zhuǎn)移函數(shù)；ω是輸出函數(shù)。其中有：

2.3 AD采樣系統(tǒng)的時序設(shè)計(jì)

在硬件電路中，狀態(tài)機(jī)的設(shè)計(jì)思想能夠在一定程度上提升系統(tǒng)整體運(yùn)行的效果，包括其運(yùn)行速度和可靠性，同時簡化了硬件編程思路。

在系統(tǒng)硬件編程中，相關(guān)內(nèi)部時序均按照采樣芯片AD7606 的工作原理及轉(zhuǎn)換時序邏輯設(shè)計(jì)。

在AD 芯片的控制中，AD7606 轉(zhuǎn)換控制信號為CONVSTA 和CONVSTB。就采樣通道而言，CONVSTA控制V1、V2、V3、V4 通道，CONVSTB 控制V5、V6、V7、V8 通道。為得到八通道同步采樣轉(zhuǎn)換效果，該系統(tǒng)將CONVSTA 和CONVSTB進(jìn)行短接。其中，S0是空閑狀態(tài)，此時為高電平，為高電平。根據(jù)上文介紹的AD7606 工作原理可知，BUSY 信號是判斷系統(tǒng)內(nèi)數(shù)據(jù)轉(zhuǎn)換是否還在進(jìn)行的關(guān)鍵，這一信號狀態(tài)的獲取由邊沿檢測方法實(shí)現(xiàn)。當(dāng)八個通道的數(shù)據(jù)全部讀取完成后，回到初始S0 狀態(tài)。

根據(jù)上述狀態(tài)機(jī)所述轉(zhuǎn)換過程，繪制出如圖5所示的FPGA 硬件程序設(shè)計(jì)框圖[15]，其設(shè)計(jì)思路是在FPGA 中采用verilog 語言，通過EDA 開發(fā)平臺，結(jié)合狀態(tài)機(jī)設(shè)計(jì)方法[16]，完成FPGA 對AD7606 的相關(guān)配置，并將讀取的數(shù)據(jù)實(shí)時存儲在RAM 中，方便DSP對采樣結(jié)果的實(shí)時獲取，同時有利于不定長度連續(xù)地采樣數(shù)據(jù)信號。對比利用傳統(tǒng)中斷或查詢方式獲取采樣結(jié)果，文中的數(shù)據(jù)獲取方式減小了對DSP 的資源占用，提高了系統(tǒng)運(yùn)行效率。

3 實(shí)驗(yàn)結(jié)果

3.1 數(shù)據(jù)采集實(shí)驗(yàn)

利用QUARTUS 軟件，該文結(jié)合modelsim 聯(lián)合仿真實(shí)現(xiàn)了基于FPGA 的多通道AD7606 芯片采樣系統(tǒng)的仿真實(shí)驗(yàn)，為使仿真結(jié)果更加準(zhǔn)確，首先以$random 隨機(jī)函數(shù)模擬采樣信號，其AD7606 控制時序結(jié)果與數(shù)據(jù)輸出結(jié)果分別如圖6 和圖7 所示。

對于芯片AD7606，其編碼輸出結(jié)果為16 bit，最高位為符號位：0 表示正數(shù)，1 表示負(fù)數(shù)。因此，當(dāng)選取的電壓基準(zhǔn)值為±5 V 時，其電壓換算的理論值計(jì)算公式為：

式中，U表示電壓折算成模擬值的理論電壓值；γ表示采樣碼值的正負(fù)十進(jìn)制數(shù)（范圍為-32 768～32 767）。

實(shí)驗(yàn)表明，基于FPGA 設(shè)計(jì)AD7606 多通道采樣系統(tǒng)能夠有效完成采樣功能，采樣精度及采樣可靠性滿足要求，其采樣結(jié)果圖符合上文列出AD7606的轉(zhuǎn)換時序圖（如圖3 所示），驗(yàn)證了實(shí)驗(yàn)結(jié)果的可行性。

3.2 采樣系統(tǒng)準(zhǔn)確率測試

為測試該文所設(shè)計(jì)采樣系統(tǒng)的準(zhǔn)確率，實(shí)驗(yàn)采用Altera 公司的EP4CE10F17C8 型FPGA 作為可編程邏輯控件，這里以鋸齒波的采樣傳輸為例，用信號發(fā)生器中的鋸齒波作為模擬信號輸入，仿真綜合后通過軟件自帶的quartus singletap 功能抓取波形，繼而導(dǎo)出數(shù)據(jù)，將該數(shù)據(jù)存儲成.mat 文件，利用Matlab軟件畫出該曲線并計(jì)算出理論值，將曲線放在同一坐標(biāo)下進(jìn)行比較，其結(jié)果如圖8 所示。

由圖8 可知，利用AD7606 芯片進(jìn)行數(shù)據(jù)轉(zhuǎn)換，其測量誤差小，說明了該系統(tǒng)設(shè)計(jì)的準(zhǔn)確性。

3.3 采樣系統(tǒng)在柔性互聯(lián)配電網(wǎng)中的應(yīng)用

隨著我國電網(wǎng)技術(shù)發(fā)展變革進(jìn)入新階段，對于柔性互聯(lián)配電系統(tǒng)設(shè)備的要求也越來越高，電壓電流信號的實(shí)時監(jiān)測成為保證電網(wǎng)運(yùn)行可靠性的重要前提。

將該文設(shè)計(jì)的實(shí)時采樣控制電路應(yīng)用在基于柔性互聯(lián)技術(shù)的企業(yè)級配電系統(tǒng)中，這里僅以某一時刻電壓的采集進(jìn)行說明，表1 分別列出了幾組實(shí)際測量值和數(shù)字量換算之后電壓值的比較。

表1 電壓值采集比較

從表1 的數(shù)據(jù)可以看出，兩組值之間的誤差仍然控制在較小范圍內(nèi)，該誤差主要來源于信號采樣損耗。當(dāng)運(yùn)用到實(shí)際采樣控制電路中時，實(shí)際電壓值越大，AD 轉(zhuǎn)換的結(jié)果就越準(zhǔn)確。整體上來看，該采樣系統(tǒng)在采樣穩(wěn)定性、準(zhǔn)確性上均達(dá)到了要求。

4 結(jié)束語

結(jié)合狀態(tài)機(jī)編程思想，設(shè)計(jì)了一種基于FPGA+AD7606 控制的實(shí)時采樣電路，并將其實(shí)際運(yùn)用在某企業(yè)級柔性互聯(lián)配電中心電路中。實(shí)驗(yàn)表明，該采樣系統(tǒng)的穩(wěn)定性、誤差均達(dá)到要求，能夠被很好地運(yùn)用在柔性配電系統(tǒng)中，具有很強(qiáng)的工程實(shí)用價值。

FPGA 時鐘頻率高、速度快、并行運(yùn)行能力強(qiáng)，很好地實(shí)現(xiàn)了對于多通道同步采樣系統(tǒng)的控制；同時，其內(nèi)部集成的獨(dú)立運(yùn)算單元和存儲器資源使其具有良好的數(shù)字信號處理能力?；贔PGA 的電路設(shè)計(jì)控制較靈活，容易在仿真軟件上進(jìn)行調(diào)試驗(yàn)證，方便移植到各種控制系統(tǒng)中。若針對其他電路系統(tǒng)有不同配置要求，也可以在采樣系統(tǒng)中采用多片AD7606進(jìn)行設(shè)計(jì)。