星載天海中繼通信載荷信號(hào)處理單元實(shí)現(xiàn)

劉 冕，胡一皓，王晉陽(yáng)，劉才瑞，梁顯鋒

(1.中國(guó)科學(xué)院國(guó)家空間科學(xué)中心，北京 100190；2.中國(guó)科學(xué)院大學(xué) 電子電氣與通信工程學(xué)院，北京 100190)

0 引言

低軌互聯(lián)網(wǎng)衛(wèi)星網(wǎng)絡(luò)能夠?qū)崿F(xiàn)廣域無(wú)縫覆蓋，是未來(lái)海陸空一體化網(wǎng)絡(luò)的重要組成部分[1]。目前在海洋研究領(lǐng)域，通信衛(wèi)星網(wǎng)絡(luò)能為深遠(yuǎn)海的海洋觀測(cè)浮標(biāo)與岸基站/船基站之間提供實(shí)時(shí)數(shù)據(jù)通信。美國(guó)銥星系統(tǒng)(Iridium Satellite)、法國(guó)Argos系統(tǒng)等低軌通信衛(wèi)星網(wǎng)絡(luò)最大能實(shí)現(xiàn)128 kb/s的雙向數(shù)據(jù)傳輸[2]；我國(guó)天通一號(hào)通信衛(wèi)星網(wǎng)絡(luò)能夠?qū)崿F(xiàn)384 kb/s速率的數(shù)據(jù)通信[3]，但是數(shù)據(jù)速率均未超過(guò)1 Mb/s[4]。隨著海洋水下載荷獲取數(shù)據(jù)量的不斷增加，水面通信浮標(biāo)到船基或岸基數(shù)據(jù)中心間需要實(shí)現(xiàn)高數(shù)據(jù)傳輸速率鏈路。

最近，某單位研制了一臺(tái)天海中繼通信載荷，搭載在低軌衛(wèi)星上，用于驗(yàn)證海面到船端間高速率中繼通信鏈路試驗(yàn)，實(shí)現(xiàn)水面到數(shù)據(jù)中心間8 Mb/s速率的數(shù)據(jù)通信鏈路。天海中繼通信載荷主要包括射頻單元和數(shù)字基帶單元。本文完成了天海中繼通信載荷中L波段數(shù)字基帶單元的設(shè)計(jì)和功能實(shí)現(xiàn)?；鶐卧饕獙?shí)現(xiàn)通信鏈路編碼調(diào)制一體化的技術(shù)方案。在FPGA為主的平臺(tái)上不僅實(shí)現(xiàn)里德所羅門卷積級(jí)聯(lián)(Reed-Solomon Convolution Concatenated,RS-CC)編碼以及低密度奇偶校驗(yàn)碼(Low Density Parity Check Code，LDPC)編碼功能，且可自動(dòng)切換前向鏈路的2種編碼調(diào)制方式；反向鏈路接收方案采用零中頻解調(diào)將來(lái)自水面浮標(biāo)端的載荷數(shù)據(jù)進(jìn)行解調(diào)并使用反饋環(huán)路校正了鏈路多普勒頻移的影響。文中也敘述了載荷的調(diào)試和測(cè)試工作。

1 技術(shù)分析

1.1 特性分析

天海中繼通信載荷主要功能是實(shí)現(xiàn)海面浮標(biāo)經(jīng)低軌衛(wèi)星中繼，與跨距500 n mile外的船端或陸地?cái)?shù)據(jù)中心之間的高速率數(shù)據(jù)通信試驗(yàn)。載荷通信頻段為低軌互聯(lián)網(wǎng)段的L波段，通信鏈路如圖1所示。

圖1 通信鏈路示意Fig.1 Diagram of the communication link

衛(wèi)星到海面浮標(biāo)端的通信鏈路定義為前向鏈路，初始低碼率模式下傳星歷數(shù)據(jù)，用于浮標(biāo)端天線快速跟蹤衛(wèi)星；高碼率模式為衛(wèi)星天海中繼通信載荷收到海上浮標(biāo)端發(fā)送的8 Mb/s數(shù)據(jù)，直接轉(zhuǎn)發(fā)下行到跨距500 n mile的船端或岸基端。海面浮標(biāo)到衛(wèi)星的固定8 Mb/s高碼率通信鏈路定義為反向鏈路。

衛(wèi)星軌道高度500 km，根據(jù)鏈路計(jì)算式(1)分別完成了反向鏈路和前向鏈路特性計(jì)算，結(jié)果如表1所示。

表1 海面到衛(wèi)星鏈路預(yù)算結(jié)果Tab.1 Results of sea level to satellite link budget

(1)

式中，C/N0為接收端的載噪比；EIRP為衛(wèi)星等效全向輻射功率；G/T為接收品質(zhì)因數(shù)；L為鏈路損耗；k為波爾茲曼常量，k= 228.6 BJ/K。

如前所述，前向鏈路初始速率為512 kb/s，依據(jù)CCSDS132.0-B-2藍(lán)皮書[5]的建議和要求，采用(255,233)RS-CC編碼、差分正交相移鍵控(Differential Quadrature Reference Phase Shift Keying,DQPSK)調(diào)制體制。高碼率前向鏈路和反向鏈路速率為8 Mb/s時(shí)，依據(jù)CCSDS 732.0-B-2[6]的建議和要求，數(shù)據(jù)采用 (8 160,7 136)LDPC編碼、DQPSK調(diào)制體制。由表1所示的鏈路預(yù)算結(jié)果可知，鏈路余量滿足通信鏈路大于最低3 dB的要求[7]，且反向鏈路余量較大，能夠確保通信鏈路的可靠建立。

1.2 技術(shù)方案

L頻段天海通信載荷數(shù)字基帶電路模塊由V5系列FPGA芯片和相關(guān)的外圍電路組成，系統(tǒng)框圖如圖2所示。電路包括時(shí)鐘管理模塊、正交調(diào)制模塊、電源模塊、數(shù)據(jù)接口以及直接下變頻等模塊。在FPGA內(nèi)部實(shí)現(xiàn)與外部數(shù)據(jù)的交換、RS編碼、LDPC編碼、加擾、組幀、調(diào)制解調(diào)和模式切換等功能?；鶐О寮闪松漕l正交調(diào)制發(fā)射模塊,基帶信號(hào)在FPGA內(nèi)進(jìn)行差分編碼后在調(diào)制模塊實(shí)現(xiàn)L波段QPSK直接調(diào)制，即完成數(shù)據(jù)的DQPSK調(diào)制輸出到功率放大器。解調(diào)模塊使用具備直接變頻功能的MAX2112芯片[8]實(shí)現(xiàn)將射頻信號(hào)直接變頻到基帶信號(hào)的零中頻方案。相比于超外差結(jié)構(gòu)，零中頻結(jié)構(gòu)的接收前端沒(méi)有中頻電路，可以減小接收端電路的體積和電路復(fù)雜度。零中頻輸出信號(hào)經(jīng)模數(shù)轉(zhuǎn)換芯片AD9284[9]采樣后輸出到FPGA，該芯片雙通道差分輸入口可以實(shí)現(xiàn)對(duì)I，Q兩路同時(shí)采樣。為了實(shí)現(xiàn)零中頻接收端一定動(dòng)態(tài)范圍，利用數(shù)模轉(zhuǎn)換芯片AD9744與MAX2112形成回路，用于實(shí)現(xiàn)自動(dòng)電平增益控制(Automatic Gain Control，AGC)。

圖2 系統(tǒng)實(shí)現(xiàn)框圖Fig.2 Block diagram of system implementation

2 關(guān)鍵技術(shù)實(shí)現(xiàn)

2.1 工作模式切換

天海中繼通信載荷前向鏈路有2種工作模式：初始模式是對(duì)海面發(fā)送512 kb/s的星歷數(shù)據(jù)；高碼率模式發(fā)送8 Mb/s的數(shù)據(jù)，該數(shù)據(jù)來(lái)自載荷接收的浮標(biāo)端發(fā)送的信息。載荷工作模式的切換示意如圖3所示。

圖3 工作模式切換示意Fig.3 Diagram of working mode switching

解調(diào)模塊是否檢測(cè)到幀同步信號(hào)作為載荷模式切換的依據(jù)。載荷開(kāi)機(jī)后沒(méi)有收到來(lái)自海面浮標(biāo)端數(shù)據(jù)，即反向鏈路沒(méi)有建立，初始模式對(duì)衛(wèi)星波束覆蓋海面發(fā)送512 kb/s星歷數(shù)據(jù)。如果載荷收到浮標(biāo)端的載荷數(shù)據(jù)信號(hào)，解調(diào)模塊檢測(cè)到幀同步信號(hào)，F(xiàn)PGA內(nèi)部將切換到高碼率模式，將收到的載荷數(shù)據(jù)進(jìn)行LDPC編碼調(diào)制下發(fā)至地面端系統(tǒng)。幀同步信號(hào)失鎖后切換回低碼率初始模式。工業(yè)級(jí)正交調(diào)制芯片ADRF6720[10]可實(shí)現(xiàn)將I，Q基帶數(shù)據(jù)直接調(diào)制到所需的載波頻率。因此，F(xiàn)PGA內(nèi)實(shí)現(xiàn)數(shù)據(jù)切換只需要將完成編碼調(diào)制處理后輸出的I，Q兩路基帶信號(hào)進(jìn)行切換，即可實(shí)現(xiàn)發(fā)射的工作模式切換。具體的切換流程如圖4所示。

圖4 工作模式切換流程Fig.4 Flowchart of working mode switching

為了確定載荷數(shù)據(jù)是否發(fā)完，在FPGA內(nèi)使用計(jì)數(shù)器進(jìn)行判斷。幀同步信號(hào)為單脈沖信號(hào)，檢測(cè)到幀頭時(shí)輸出一個(gè)脈沖信號(hào)。以32 kHz的時(shí)鐘作為計(jì)數(shù)器的驅(qū)動(dòng)時(shí)鐘，在檢測(cè)到每個(gè)幀同步脈沖時(shí)將計(jì)數(shù)器復(fù)位，同時(shí)將指示信號(hào)拉高，工作模式切換為高碼率模式；若接收不到幀同步信號(hào)時(shí)則在時(shí)鐘的驅(qū)動(dòng)下開(kāi)始計(jì)數(shù)，計(jì)數(shù)器若計(jì)到設(shè)定的值時(shí)仍未檢測(cè)到幀同步信號(hào)則認(rèn)為已失去同步，此時(shí)將指示信號(hào)拉低，工作模式切換成初始發(fā)送模式。本設(shè)計(jì)中計(jì)數(shù)器值設(shè)定為96 000，即在3 s內(nèi)未檢測(cè)到幀同步信號(hào)時(shí)切換工作模式。

2.2 低碼率數(shù)據(jù)編碼

初始模式發(fā)送星歷數(shù)據(jù)時(shí)使用級(jí)聯(lián)的RS(223,255)外碼、速率適配的(2,1,7)卷積內(nèi)碼實(shí)現(xiàn)交織編碼。由于星歷數(shù)據(jù)量較小，采用這種實(shí)現(xiàn)簡(jiǎn)單且延時(shí)較小的編碼技術(shù)，能夠在滿足編碼增益需求和帶寬限制的同時(shí)節(jié)省星上資源[11]。

系統(tǒng)時(shí)鐘為100 MHz外部晶振輸入，在FPGA內(nèi)使用DCM ip核完成分倍頻后產(chǎn)生系統(tǒng)功能模塊所需要的工作時(shí)鐘。星歷數(shù)據(jù)編碼調(diào)制后速率為512 kb/s，F(xiàn)PGA內(nèi)部所需時(shí)鐘分別為32，256，512 kHz；同時(shí)，時(shí)鐘產(chǎn)生功能模塊輸出8 MHz和1 MHz時(shí)鐘，作為L(zhǎng)DPC編碼以及后續(xù)調(diào)制模塊的參考時(shí)鐘。

星務(wù)計(jì)算機(jī)通過(guò)異步串口RS422以1 Hz的頻率，115 200波特率將83 byte長(zhǎng)度的一幀星歷數(shù)據(jù)發(fā)送給載荷的數(shù)字處理單元，載荷將接收到的數(shù)據(jù)送入編碼調(diào)制模塊。由于數(shù)據(jù)接收時(shí)鐘和后一級(jí)RS編碼模塊的時(shí)鐘頻率不同，使用異步FIFO對(duì)數(shù)據(jù)進(jìn)行緩存，以解決跨時(shí)鐘域可能產(chǎn)生的亞穩(wěn)態(tài)問(wèn)題。輸入數(shù)據(jù)長(zhǎng)度和編碼所需的255 byte長(zhǎng)度不一致，故使用狀態(tài)機(jī)控制FIFO的讀寫狀態(tài)，確保在一幀星歷數(shù)據(jù)寫入FIFO后再進(jìn)入讀數(shù)據(jù)狀態(tài)。星歷數(shù)據(jù)具體編碼流程如圖5所示。

圖5 星歷數(shù)據(jù)編碼流程Fig.5 Ephemeris data encoding process

編碼后完整的數(shù)據(jù)幀包含4 byte幀頭，共259 byte，以8 bit并行傳送，同時(shí)輸出幀頭指示信號(hào)。加擾模塊根據(jù)幀頭指示信號(hào)選擇性加擾，對(duì)除同步幀頭以外的傳輸幀數(shù)據(jù)加擾。卷積編碼模塊對(duì)加擾后的信號(hào)進(jìn)行卷積操作，將其碼率倍增到512 kb/s。

2.3 高碼率數(shù)據(jù)編碼

衛(wèi)星星上資源有限，星上載荷在尺寸、質(zhì)量和功耗等方面均有限制[12]，設(shè)備發(fā)射功率不可能無(wú)限制提升，因此選擇優(yōu)異的信道編碼方案來(lái)獲得可觀的信道增益，有效降低信號(hào)解調(diào)門限[13]。

前向鏈路高碼率模式時(shí)，受限于衛(wèi)星端搭載天線的發(fā)射功率和帶寬等因素，高碼速率模式的反向鏈路和前向鏈路中選取高編碼增益、低誤碼及譯碼性能逼近香農(nóng)限的LDPC編碼[14]。

數(shù)據(jù)傳輸時(shí)使用7/8碼率的(8 160,7 136)LDPC編碼方案。該方案推薦使用的校驗(yàn)矩陣H的第一大行和第二大行均屬于準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼(Quasi-Cyslic LDPC，QC-LDPC)[15]，采用簡(jiǎn)單的移位寄存器即可實(shí)現(xiàn)編碼計(jì)算，有利于硬件電路的實(shí)現(xiàn)。

LDPC編碼單元由6個(gè)功能單元組成，如圖6所示，包括時(shí)鐘單元、幀頭檢測(cè)單元、數(shù)據(jù)預(yù)處理單元、LDPC編碼單元和輸出處理單元。其中,幀頭檢測(cè)單元檢測(cè)數(shù)據(jù)幀格式是否符合設(shè)計(jì)要求，該模塊檢測(cè)到幀頭1ACFFC1D后給出使能信號(hào)控制下一級(jí)數(shù)據(jù)預(yù)處理模塊開(kāi)始工作。數(shù)據(jù)預(yù)處理單元完成對(duì)數(shù)據(jù)的并串轉(zhuǎn)換以及填充等處理，使碼字長(zhǎng)度符合生成矩陣的基矩陣格式后，再送入編碼核心單元進(jìn)行編碼。

圖6 載荷數(shù)據(jù)編碼流程Fig.6 Payload data coding process

編碼單元通過(guò)信息位碼元求出校驗(yàn)位碼元。由文獻(xiàn)[16]中對(duì)LDPC編碼算法原理的推導(dǎo)可知，計(jì)算校驗(yàn)位即計(jì)算信息位碼元序列與生成矩陣的非單位陣部分做矩陣乘法運(yùn)算的結(jié)果，G矩陣為系統(tǒng)碼矩陣，G=[IkQ]生成碼字C表示為C=q·G，q為待編碼數(shù)據(jù)。

在實(shí)際設(shè)計(jì)中使用移位寄存器累加(Shift Register Adder Accumulator，SRAA)編碼電路來(lái)實(shí)現(xiàn)運(yùn)算。在綜合比較了串行編碼和并行編碼的優(yōu)缺點(diǎn)后，本文采用了改進(jìn)結(jié)構(gòu)的8位并行編碼方案，在提高編碼速率的前提下減少了資源的消耗。具體設(shè)計(jì)的并行編碼結(jié)構(gòu)如圖7所示。

圖7 8位并行編碼結(jié)構(gòu)Fig.7 8-bit parallel coding structure

編碼完成后，使用Cortex高碼率接收機(jī)(High Data Rate Receiver，HDR)對(duì)編碼調(diào)制后信號(hào)的誤碼率進(jìn)行測(cè)試。在Eb/N0>4.0 dB時(shí)，誤碼率小于10-6，滿足設(shè)計(jì)需求。

2.4 DQPSK調(diào)制解調(diào)

調(diào)制部分采用DQPSK體制，利用前后相鄰2個(gè)碼元的相位差傳遞數(shù)據(jù)，以解決解調(diào)過(guò)程中的相位模糊、相位翻轉(zhuǎn)的問(wèn)題。在FPGA內(nèi)將原始絕對(duì)碼經(jīng)過(guò)差分編碼后變成相對(duì)碼，再將差分編碼后的I,Q兩路基帶信號(hào)送入正交調(diào)制單元完成載波調(diào)制。在FPGA內(nèi)通過(guò)SPI通信配置射頻調(diào)制芯片ADRF6720內(nèi)部寄存器，使輸出增益達(dá)1 dBm，載波中心頻率為1 521.5 MHz。

解調(diào)部分采用非相干解調(diào)以克服信號(hào)衰落變化大、頻移特性變化大的缺陷[17]。零中頻解調(diào)的結(jié)構(gòu)如圖8所示。

圖8 零中頻解調(diào)結(jié)構(gòu)Fig.8 Homodyne IF demodulation structure

模擬部分中MAX2112對(duì)載波下變頻后輸出16 MHz中頻信號(hào)，經(jīng)模數(shù)轉(zhuǎn)換芯片采樣后得到I，Q兩路信號(hào)，送入FPGA進(jìn)行非相干解調(diào)。數(shù)字解調(diào)模塊中的延時(shí)處理使用移位寄存器實(shí)現(xiàn)，對(duì)濾波后的輸出信號(hào)延時(shí)一個(gè)符號(hào)周期16個(gè)采樣點(diǎn)。將AD采集的輸入信號(hào)I路經(jīng)Hillbert濾波器后變?yōu)橄辔徊瞀?2的2路信號(hào)I(m)與Q(m)，分別與延時(shí)Tb后的信號(hào)相乘，相乘后的信號(hào)經(jīng)低通濾波器后再進(jìn)行后續(xù)位同步判決過(guò)程，完成非相干解調(diào)。

低軌衛(wèi)星與地面之間存在高速的相對(duì)運(yùn)動(dòng)，因此在解調(diào)時(shí)需要考慮多普勒效應(yīng)導(dǎo)致的頻率相位偏移的影響。根據(jù)計(jì)算，可得500 km處該衛(wèi)星過(guò)境時(shí)，多普勒頻移約為±50 kHz，為了避免多普勒效應(yīng)導(dǎo)致的接收信號(hào)相位差的錯(cuò)判[18]，接收端采用反饋環(huán)路進(jìn)行修正的算法對(duì)多普勒頻偏實(shí)現(xiàn)補(bǔ)償。如圖8的數(shù)字部分結(jié)構(gòu)所示。

不考慮噪聲影響，未校正前的r(k)=A(k)exp[j(φk+θk)]，在解調(diào)模塊中與延時(shí)一個(gè)周期后的信號(hào)相乘得到:

D(k)=r(k)·r(k-Ts)=As(k)exp[j(Δφ+Δθk)]，

(2)

式中，Δφ為在發(fā)送端相距Ts時(shí)刻的調(diào)制信號(hào)的相位差信息；Δθk為相距Ts時(shí)刻之間的信息由頻偏引起的相位偏差，Δθk=2π·Δf/fs。

(3)

將e(k)送回頻偏修正模塊與未校正的信號(hào)相乘，得到修正后的m(k)：

m(k)=r(k)·e(k)=A(k)exp(jφk)。

(4)

此時(shí)多普勒頻偏的影響被消除。該方法能夠消除的最大頻偏由硬判決Δφ估計(jì)值精度決定，實(shí)際測(cè)試表明，本設(shè)計(jì)完成修正后能夠正確解調(diào)±100 kHz頻偏的信號(hào)。

3 測(cè)試結(jié)果

基帶單元所有編碼、調(diào)制、解調(diào)及和衛(wèi)星系統(tǒng)間的通信接口等功能均在FPGA芯片的XC5VSX50T-2FFG1136I 中完成。

整個(gè)收發(fā)系統(tǒng)有較高集成度，系統(tǒng)采用整板SMT的封裝結(jié)構(gòu)?；鶐盘?hào)處理電路照片如圖9所示。

圖9 數(shù)字信號(hào)處理板照片F(xiàn)ig.9 Digital signal processing board

射頻接收與發(fā)射模塊采用介電常數(shù)穩(wěn)定的微波板材制成獨(dú)立模塊再焊接到信號(hào)處理單元母板上，以隔離射頻模擬電路和數(shù)字電路之間的干擾。

基帶電路輸出特性的測(cè)試結(jié)果如表2所示。

表2 基帶電路輸出特性Tab.2 Baseband circuit output characteristics

8 Mb/s和512 kb/s碼率的DQPSK調(diào)制信號(hào)星座圖和矢量誤差幅度(EVM)如圖10和圖11所示。

圖10 8 Mb/s LDPC+DQPSK調(diào)制頻譜及星座圖Fig.10 8 Mb/s LDPC+DQPSK modulation spectrum and constellation diagram

圖11 512 kb/s RS-CC+DQPSK調(diào)制頻譜及星座圖Fig.11 512 kb/s RS-CC+DQPSK modulation spectrum and constellation diagram

EVM分別為4.5%和7.6%,滿足應(yīng)用性能指標(biāo)，幅度誤差分別為3.42%(0.29 dB)和2.57%(0.22 dB),相位不平衡度分別為1.63°和4.09°,完全滿足CCSDS的幅度誤差(小于0.5 dB)和相位不平衡度(小于5°)要求。誤碼率測(cè)試借助運(yùn)行在電腦端的模擬數(shù)據(jù)發(fā)送軟件和數(shù)據(jù)解幀軟件完成，通過(guò)對(duì)比統(tǒng)計(jì)編碼調(diào)制前的發(fā)送數(shù)據(jù)和解調(diào)解碼后的數(shù)據(jù)，計(jì)算出前向和反向鏈路的誤碼率。實(shí)際通信測(cè)試中，前向鏈路實(shí)測(cè)誤碼率穩(wěn)定在1.2×10-6～1.5×10-6,此時(shí)接收信號(hào)的Eb/N0約為13 dB；反向鏈路實(shí)測(cè)誤碼率為10-7～10-6，均小于CCSDS標(biāo)準(zhǔn)規(guī)定的10-5，滿足通信鏈路的可靠性要求。

數(shù)字板的零中頻接收模塊通過(guò)數(shù)模轉(zhuǎn)換芯片AD9744實(shí)現(xiàn)AGC，F(xiàn)PGA內(nèi)對(duì)ADC采樣的輸出進(jìn)行峰峰值檢測(cè)，再由軟件設(shè)定判決，實(shí)時(shí)輸出增益控制字控制AD9744的輸出電壓幅值實(shí)現(xiàn)AGC，最終動(dòng)態(tài)增益范圍可達(dá)79 dB。對(duì)射頻信號(hào)接收靈敏度進(jìn)行測(cè)試，在Eb/N0為18 dB時(shí)，接收靈敏度為-80 dBm。整板功耗為8 W左右，滿足低功耗設(shè)計(jì)需求。

4 結(jié)束語(yǔ)

本文實(shí)現(xiàn)了天海中繼載荷數(shù)字基帶電路單元的設(shè)計(jì)。根據(jù)實(shí)際需求完成了硬件電路研制和軟件程序的測(cè)試。研究了載荷前向鏈路在不同工作模式下的信道編碼及調(diào)制解調(diào)功能，根據(jù)數(shù)據(jù)鏈路特點(diǎn)實(shí)現(xiàn)了工作模式的自動(dòng)切換。根據(jù)信道特點(diǎn)，優(yōu)化了LDPC編碼算法以及對(duì)解調(diào)過(guò)程中的多普勒頻移進(jìn)行了校正。測(cè)試結(jié)果表明，基帶電路單元能夠滿足低軌衛(wèi)星通信前向和反向鏈路的工程應(yīng)用需求。設(shè)計(jì)的數(shù)字基帶處理單元僅支持固定碼速率的數(shù)據(jù)傳輸，在后續(xù)的研究中，將結(jié)合可變編碼調(diào)制(Variable Coding Modulation，VCM)技術(shù)進(jìn)一步提高信號(hào)的傳輸效率。