一種具有子溝槽結構的屏蔽柵MOSFET 的研究

朱晨凱 ,趙琳娜 ,顧曉峰 ,周錦程 ,楊 卓

(1.江南大學電子工程系 物聯(lián)網(wǎng)技術應用教育部工程研究中心,江蘇無錫 214122;2.無錫新潔能股份有限公司,江蘇 無錫 214122)

隨著垂直刻蝕溝槽技術的進步,硅基溝槽(Trench) 型金屬氧化物半導體場效應晶體管(MOSFET,Metal Oxide Semiconductor Field Effect Transistor)逐漸取代了平面型MOSFET,在計算機、手機、汽車電子等領域具有廣闊的應用市場[1-2]。但在高頻開關應用中,特別是當工作頻率超過1 MHz 時,由于具有較大柵漏電容(Cgd),Trench MOSFET 面臨著高柵極驅動電流、較大的柵極驅動損耗、瞬態(tài)響應變差等問題[3]。為了解決上述問題,研究人員提出了多種可有效減小Trench MOSFET 柵極電荷(Qgd)和Cgd的器件結構。Kim 等通過使用低壓化學氣相沉積(CVD,Chemical Vapor Deposition)技術,在溝槽底部沉積較厚的氧化物,從而減小Cgd的溝槽底部分量[4]。但是由于工藝的限制,無法保證不同批次Cgd垂直分量的一致性。為了同時減小Cgd的溝槽側壁分量和底部分量,Blanchard 和Hirler 等提出在溝槽的下部(包括側壁和底部)使用厚氧化物,由此產(chǎn)生階梯狀柵電極,形成一個具有場板(FP,Field Plate)結構的柵極,減小溝槽附近的電場強度和Cgd。盡管FP 有助于緩解溝槽底部的電場集中現(xiàn)象,但由于其和柵極連接,FP 引起的寄生電容仍是構成Cgd的一部分[5-6]。2003 年,Baliga 等首次提出了屏蔽柵溝槽(SGT,Shield Gate Trench) MOSFET 結構,將晶體管的柵極分為上下兩部分,上部為控制柵(CG,Control Gate)連接柵電極,下部為掩埋式FP 接地[7]。分離柵結構將部分Cgd轉化為漏源電容(Cds),顯著降低了Cgd和Qgd,提升了器件的開關頻率,降低了開關損耗。

為了進一步優(yōu)化SGT MOSFET 內(nèi)部的電場分布,改善器件的擊穿電壓(BV,Breakdown Voltage)和特征導通電阻(RON,On-Resistance) 之間的折衷關系,Kobayashi 等提出了階梯場氧結構,調(diào)節(jié)了外延層的縱向電場分布,提高了器件的BV[8]。Chien 等通過使用三層外延結構,在不同濃度外延的交界處引入新的電場峰值,使得器件縱向電場分布更接近于矩形分布[9],從而提高器件的性能。但是這些結構需要多重淀積和蝕刻步驟,使制造成本增加。本文提出了一種具有子溝槽(ST,Sub Trench)結構的SGT MOSFET (STSGT),即在相鄰的主溝槽之間插入子溝槽。該結構工藝步驟與傳統(tǒng)SGT-MOS(C-SGT)結構的基本相同,不需要復雜淀積與刻蝕工藝?；赟entaurus TCAD 軟件對ST-SGT 的電學特性進行了研究,并與傳統(tǒng)SGT的性能進行了仿真對比。

1 器件結構

圖1 所示為C-SGT 結構和本文提出ST-SGT 結構的截面示意圖。C-SGT 結構中溝槽頂端兩側為CG 接柵電極,中間是多晶硅形成的FP 作為屏蔽柵接源極電位(地)。兩種器件結構的區(qū)別在于,ST-SGT 結構在主溝槽之間插入了子溝槽,子溝槽內(nèi)淀積多晶硅連接柵電極。兩種器件均采用雙層外延技術,下層外延厚度為4 μm,上層外延厚度為5 μm。ST-SGT 的主溝槽與C-SGT 結構溝槽的深度和寬度均相同,分別為5.5 μm 和1.45 μm。表1 列出了兩種器件的部分參數(shù)。

表1 C-SGT 和ST-SGT 結構參數(shù)Tab.1 Parameters of C-SGT and ST-SGT

圖1 C-SGT 和ST-SGT 的截面示意圖Fig.1 Cross-sectional views of C-SGT and ST-SGT

2 仿真結果和討論

2.1 工藝仿真

首先使用工藝仿真軟件TSUPREM4 搭建C-SGT和ST-SGT 器件結構。圖2 所示為制備ST-SGT 器件的工藝仿真流程[10]。在雙層外延襯底上通過兩步刻蝕工藝進行主溝槽和子溝槽的刻蝕,溝槽底部為圓弧狀,如圖2(a)～(b)所示。然后在溝槽中淀積氧化物和n型多晶硅,并刻蝕多晶硅至硅表面下方形成主溝槽內(nèi)的屏蔽柵,并刻蝕場氧層形成柵極溝槽,如圖2(c)～(e)所示。接著熱生長柵氧,在柵極溝槽處生長出較薄的柵氧層,熱生長的條件為濕氧環(huán)境,溫度高于1000 ℃,如圖2(f)所示。之后淀積n 型柵極多晶硅填滿柵極溝槽,回刻多晶硅形成器件柵極;注入硼(Boron)雜質,經(jīng)過高溫熱退火形成p 型體區(qū);注入砷(Arsenic)雜質,激活后形成n+源區(qū),如圖2(g)～(i)所示。最后淀積和選擇性刻蝕厚二氧化硅,刻蝕硅外延形成接觸孔,然后注入氟化硼與硼雜質來降低接觸電阻,淀積金屬鋁,將接觸孔填滿形成源極金屬。

圖2 ST-SGT 結構工藝步驟示意圖Fig.2 Process flow for the proposed ST-SGT

接著,利用Sentaurus TCAD 軟件對C-SGT 和提出的ST-SGT 結構進行模擬仿真和優(yōu)化。仿真物理模型包括Schockley-Read-Hall(SRH)復合模型、俄歇(Auger)復合模型、摻雜依賴(Doping Dependency)模型和高場速度飽和(High Field Velocity Saturation)模型等。本文引入品質因數(shù)(FOM,Figure-of-Merit)來比較MOSFET 的性能。品質因數(shù)的定義為:

2.2 C-SGT 優(yōu)化

圖3 所示為C-SGT 器件在外延厚度固定的情況下,不同溝槽間距和上層外延電阻率對器件FOM 值的影響。從圖中可以看出,當上層外延電阻率為0.15 Ω·cm,溝槽間距為0.8 μm 時,器件具有最優(yōu)FOM 值為425.7 MW·mm-2,對應的BV 為127.2 V,RON為38 mΩ·mm2。

圖3 FOM 隨上層外延電阻率的變化Fig.3 FOM changes with upper epitaxial resistivity

圖4 所示為固定C-SGT 器件的上層外延電阻率為0.15 Ω·cm,溝槽間距為0.8 μm 時,不同溝槽深度對器件的BV 與RON的影響。從圖中可以看出,當溝槽深度為5～6.5 μm 時,滿足器件100 V 耐壓需求。當溝槽深度小于4.5 μm 時,隨著溝槽深度的減小,屏蔽柵的電荷補償效應減弱,導致器件擊穿電壓降低;當溝槽深度大于6.5 μm 時,隨著溝槽深度的增加,耗盡層逐漸展寬至襯底,電場集中于溝槽底部,器件擊穿電壓逐漸下降。因此選取屏蔽柵溝槽深度為5.5 μm,此時對應的FOM 值最大。

圖4 BV 和RON隨溝槽深度的變化Fig.4 BV and RON change with trench depth

最后對下層外延電阻率進行優(yōu)化。圖5 為當CSGT 器件的上層外延電阻率為0.15 Ω·cm,溝槽間距為0.8 μm,溝槽深度為5.5 μm 時,不同下層外延電阻率時器件的BV 與RON曲線。由圖中可以看出,器件的BV 與RON會隨著下層外延電阻率的增加而增大,當下層外延電阻率為0.6 Ω·cm 時,具有最優(yōu)FOM 值,此時C-SGT 器件的BV 值為133.7 V,RON為40.9 mΩ·mm2,FOM 值為437 MW·mm-2。

圖5 BV 和RON隨下層外延電阻率的變化Fig.5 BV and RON change with lower epitaxial resistivity

2.3 ST-SGT 優(yōu)化仿真

圖6(a)、(b)分別為C-SGT 和ST-SGT 器件在柵極和源極接地、漏源電壓Vds為120 V 條件下的二維電場(EF,Electric Field)分布圖。從圖中可以看出,兩種器件的電場峰值均位于主溝槽底部,為3.5×105V/cm,這是由于接地的屏蔽柵深入外延層,當漏極接正向高電壓時會在主溝槽底部引入高電場,此處電場強度比器件的體二極管(n-drift 層與p-body 層形成的pn結)處的電場強度更強,因此場氧的質量是影響器件性能的關鍵因素[11]。

(a) C-SGT 電場分布;(b) ST-SGT 電場分布;(c) 切線AA’ 和BB’ 處的電場強度曲線圖6 C-SGT 和ST-SGT 結構在Vds=120 V 時的電場分布對比Fig.6 Comparison of EF distribution between C-SGT and ST-SGT structure when Vds=120 V

圖6(c)為C-SGT 和ST-SGT 器件沿AA′和BB′的垂直EF 分布曲線。從圖中可以看出,插入子溝槽明顯降低CG 附近的EF 峰值,從而降低了柵氧化層擊穿的風險,并同時抬升了外延層中部的電場,使得ST-SGT 結構的縱向電場分布更加均勻,這是由于子溝槽的插入調(diào)節(jié)了外延層的電荷平衡程度。

由于子溝槽的深度和外延摻雜濃度對器件的電場分布產(chǎn)生很大的影響,因此結合仿真研究了子溝槽深度和上層外延電阻率對ST-SGT 器件電學特性的影響。為了與主溝槽中的柵極寬度保持一致,子溝槽的寬度固定在0.5 μm。圖7～8 所示為上層外延電阻率從0.17 Ω·cm 到0.29 Ω·cm、溝槽深度從1.5 μm 到5.5 μm 幾種情況下仿真得到的BV 和RON隨子溝槽深度的變化曲線,圖中虛線為C-SGT 結構的BV 值(129.9 V)和RON值(45.3 mΩ·mm2)。從圖7 中可以看出,當上層外延電阻率小于0.23 Ω·cm 時,隨著子溝槽深度的增加,ST-SGT 的BV 值呈現(xiàn)先增大后減小趨勢,且變化范圍較大;當上層外延電阻率大于0.23 Ω·cm 時,隨著子溝槽深度的增加,ST-SGT 的BV 值呈現(xiàn)逐漸下降趨勢,變化范圍較小。從圖8 中可以看出,在不同的上層外延電阻率情況下,隨著子溝槽深度的增加,器件的RON值均呈現(xiàn)逐漸增加的趨勢,這是由于隨著子溝槽深度的增加,相對減少了外延層的面積,使得RON變大。

圖7 BV 隨子溝槽深度和上層外延電阻率的變化Fig.7 BV changes with sub-trench depth and upper epitaxial resistivity

圖8 RON隨子溝槽深度和上層外延電阻率的變化Fig.8 RON changes with sub-trench depth and upper epitaxial resistivity

為了探究圖7 中ST-SGT 的BV 值顯著下降的原因,研究了不同上層外延電阻率情況下,電場強度Em1隨溝槽深度的變化曲線,如圖9 所示。從圖中可以看出,當上層外延電阻率小于0.23 Ω·cm、子溝槽深度小于2.5 μm 時,ST-SGT 器件柵極附近的電場強度明顯高于C-SGT 器件相應位置的電場強度(3×105V/cm),導致柵氧化層過早擊穿,降低了器件的BV 值。

圖9 Em1隨子溝槽深度和上層外延電阻率的變化Fig.9 Em1 changes with sub-trench depth and upper epitaxial resistivity

通過上述分析,調(diào)整ST-SGT 器件的上層外延電阻率可優(yōu)化器件縱向電場,達到一個類矩形的分布,但同時器件的RON也會隨著外延層電阻率的調(diào)整而發(fā)生改變,因此需要對器件的BV 和RON進行折衷考慮[12]。綜合仿真結果,符合設計要求的ST-SGT 器件的子溝槽深度為2.5 μm、上層外延電阻率為0.23 Ω·cm,其FOM 值最大為445.45 MW·mm-2。此時器件的BV 值為135.8 V,RON為41.4 mΩ·mm2。

2.4 仿真結果對比分析

圖10 對比了優(yōu)化后的ST-SGT 器件、C-SGT 器件、優(yōu)化后的C-SGT 器件和其他參考文獻提出的器件的性能。優(yōu)化后的ST-SGT 器件的FOM 值與C-SGT器件、優(yōu)化后的C-SGT 器件、階梯狀氧化物FPMOSFET[8]、三層外延層結構SGT 器件[9]相比,分別提高了19.6%,1.9%,2.2%和11.6%。

圖10 SGT 結構RON與BV 的關系和理想硅極限的比較Fig.10 Comparison of RON-BV relationship of SGT structures with the ideal silicon limit

3 結論

本文提出了一種具有子溝槽結構的 SGT MOSFET。在相鄰的主溝槽間插入子溝槽,使器件的縱向電場分布更加均勻,同時改善了由高密度深溝槽帶來的晶圓翹曲問題。通過仿真對提出的ST-SGT 結構進行優(yōu)化設計,提高了器件的擊穿電壓,減小了特征導通電阻,最后得到:當子溝槽深度為2.5 μm,上外延電阻率為0.23 Ω·cm 時,器件的FOM 值最大,為445.45 MW·mm-2。與C-SGT、優(yōu)化后的C-SGT、階梯狀氧化物FP-MOSFET 和三層外延層結構SGT 相比,其FOM 值分別提高了19.6%,1.9%,2.2%和11.6%。