多通道14 位125MSPS 流水線型ADC 設(shè)計(jì)?

龍善麗賀克軍童紫平張紫乾徐福彬唐興剛

(華東光電集成器件研究所，江蘇 蘇州 215163)

流水線型數(shù)模轉(zhuǎn)換器(Analog to Digital Converter，ADC)因其優(yōu)越的特性而廣泛地應(yīng)用于數(shù)字陣列雷達(dá)、無線通訊、高清視頻設(shè)備等領(lǐng)域。近年來，各種數(shù)字信號系統(tǒng)對數(shù)模轉(zhuǎn)換器的速度、精度和功耗等方面的要求也不斷提高[1－4]。不同的電子系統(tǒng)對數(shù)模轉(zhuǎn)換器的要求也不一樣，比如對于分辨率為10 位以下速率不高的場合，大多采用逐次逼近寄存 器(Sucessive Approximution Register，SAR) 型ADC，對于分辨率要求大于20 bit 的場合常采用Sigma－delta 型ADC，對于采樣速率大于2 MHz 以上的高速高精度場合，大都采用折疊插值、流水線(Pipeline)ADC 和全并行(Flash)ADC[1－3]等。流水線型ADC 的量化過程使得噪聲、線性度、速度之間有個比較好的折中，在進(jìn)行具體電路方案設(shè)計(jì)時可以有不同的選擇，這也使得流水線型成為眾多高速ADC 的主要實(shí)現(xiàn)架構(gòu)。雷達(dá)按用途分類，有預(yù)警雷達(dá)、搜索警戒雷達(dá)、引導(dǎo)指揮雷達(dá)、炮瞄雷達(dá)、測高雷達(dá)、戰(zhàn)場監(jiān)視雷達(dá)、機(jī)載雷達(dá)、無線電測高雷達(dá)、引信雷達(dá)、氣象雷達(dá)、航行管制雷達(dá)、導(dǎo)航雷達(dá)以及防撞和汽車電子雷達(dá)等。隨著雷達(dá)技術(shù)的發(fā)展，雷達(dá)系統(tǒng)多輸入/多輸出收發(fā)技術(shù)發(fā)展迅速，多通道數(shù)字收發(fā)系統(tǒng)設(shè)計(jì)過程中，對發(fā)射通道和接收通道的性能設(shè)計(jì)具有非常嚴(yán)格的要求，其中多通道高速模數(shù)轉(zhuǎn)換器(ADC)就是其中最關(guān)鍵的核心器件之一。

本文采用國內(nèi)SMIC 0.18 μm 1P6M Mixed-signal CMOS 工藝，設(shè)計(jì)了一款四通道、分辨率為14 bit，采樣率為125 MHz 的流水線型A/D 轉(zhuǎn)換器，通過兩片疊封的方式組成了八通道模數(shù)轉(zhuǎn)換器。單通道流水線型ADC 通過分析設(shè)計(jì)選取了多位量化架構(gòu)，合理實(shí)現(xiàn)關(guān)鍵電路模塊，并對具體電路的設(shè)計(jì)進(jìn)行優(yōu)化，得到了業(yè)界較好的測試結(jié)果。文章第1 節(jié)主要介紹了八通道模數(shù)轉(zhuǎn)換器的系統(tǒng)實(shí)現(xiàn)架構(gòu)；第2 節(jié)介紹了采樣保持電路的設(shè)計(jì)與實(shí)現(xiàn)；第3 節(jié)介紹了整體電路的版圖設(shè)計(jì)；第4 節(jié)給出了整體電路測試結(jié)果。

1 系統(tǒng)架構(gòu)

本產(chǎn)品由兩個14 bit 125 M 四通道裸芯片采用SIP 疊層封裝形式封裝在一起構(gòu)成8 通道14 bit 125 M ADC。芯片1 和芯片2 的結(jié)構(gòu)框圖如圖1 和圖2 所示。每個芯片包含4 個14 位125 M ADC 通道、參考模塊、時鐘接收和占空比穩(wěn)定器模塊、PLL模塊和SPI 模塊。

圖1 芯片1 結(jié)構(gòu)框圖

圖2 芯片2 結(jié)構(gòu)框圖

芯片1 內(nèi)是ADC 的1、4、5、8 通道，芯片2 內(nèi)是ADC 的2、3、6、7 通道，一起組成了八通道模數(shù)轉(zhuǎn)換器。

每個ADC 通道包括ADC 核、數(shù)據(jù)串行化模塊和LVDS 模塊，模擬輸入首先經(jīng)過ADC 核量化為14 bit數(shù)據(jù)，經(jīng)過串行模塊后得到1 bit 或者2 bit 輸出。串行輸出通過LVDS 模塊輸出到ADC PIN 腳。

在實(shí)際研究中，流水級多采用1.5 bit 級聯(lián)結(jié)構(gòu)來實(shí)現(xiàn)，本文采用的流水線型ADC 的系統(tǒng)架構(gòu)如圖3 所示，共包括6 級流水級和一級Flash ADC。前三級流水級的分辨率是3 bit，后三級流水級的分辨率是2.5 bit，最后一級Flash ADC 的分辨率是4 bit。每級流水級分辨率均較高，可有效提高線性度，并對噪聲進(jìn)行衰減，有助于降低功耗。所有流水級的輸出經(jīng)過數(shù)字校準(zhǔn)邏輯得到最終的14 bit 模數(shù)轉(zhuǎn)換結(jié)果。數(shù)字校準(zhǔn)電路還會對前三級流水級的電容失配誤差以及有限增益誤差進(jìn)行校準(zhǔn)，可以看到，數(shù)字校準(zhǔn)電路有輸出控制信號給前三級流水級。

圖3 本文14 位模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)架構(gòu)

2 采樣保持電路設(shè)計(jì)

對于高速流水線ADC 來說，關(guān)鍵的模塊為采樣保持器(Sample/Hold，S/H)和流水線第一級，因?yàn)樗麄兪窃肼?、速度和功耗的主要限制者[5－9]。通常的采樣保持器如圖4 所示。

圖4 采樣保持器

Vi1、Vi2分別為采樣保持電路同相輸入端和反相輸入端，bootstrap 為輸入電壓跟隨電路，它使得采樣開關(guān)管VGS為常數(shù)，減少了MOS 管導(dǎo)通電阻與輸入信號相關(guān)的非線性。時鐘信號控制的開關(guān)為運(yùn)算放大器提供輸入共模電壓VCM。當(dāng)Φs和Φ′s為高電平時，采樣開關(guān)NMOS 導(dǎo)通，輸入信號被采樣到電容C上，同時輸出Φs對應(yīng)的開關(guān)導(dǎo)通，使得Vo1和Vo2建立相等的共模輸出電平。當(dāng)ΦH為高電平時，ΦH對應(yīng)的開關(guān)導(dǎo)通，電容C上電荷建立相應(yīng)的輸出信號。對應(yīng)的開關(guān)較Φs對應(yīng)的開關(guān)先關(guān)斷，以克服開關(guān)斷開時的溝道電荷注入。在實(shí)際電路設(shè)計(jì)中，ΦH對應(yīng)的開關(guān)采用傳輸門，以減少開關(guān)導(dǎo)通電阻隨著輸入電壓變化。

采樣保持器的噪聲由采樣相位熱噪聲和保持相位運(yùn)算放大器噪聲組成。采樣相位噪聲為:2 K·T/C。保持相位運(yùn)算放大器引起采樣保持輸出熱噪聲為:為運(yùn)算放大器輸入?yún)⒖紵嵩肼?，Gn＝(1＋CP/C)為運(yùn)算保持相位噪聲增益，BWn為噪聲帶寬。對于全差分運(yùn)算放大器，輸入?yún)⒖紵嵩肼暈?8K·T·γ/gm，這里gm為運(yùn)算放大器輸入MOS跨導(dǎo)，γ為MOS 管熱噪聲系數(shù)。對于單極點(diǎn)運(yùn)算放大器，采樣保持電路噪聲帶寬為:π·gm·f/2CL，其中CL為運(yùn)算放大器負(fù)載電容，f為采樣保持電路反饋系數(shù)，因此采樣保持電路總的輸出熱噪聲為:

式中:CL為采樣保持電路的等效負(fù)載電容。

Pipelined ADC 每一級采用相同結(jié)構(gòu)，采樣保持電路的熱噪聲小于ADC 的量化噪聲，一個Bbit(即以Bbit 量化精度為例)的ADC 它的量化噪聲為:

式中:VFS為滿量程電壓。

根據(jù)信噪比設(shè)計(jì)值的要求，有:

根據(jù)上式可以得出輸入采樣電容的大小。

后級流水級在第一級的基礎(chǔ)上進(jìn)行了逐級縮減，在不影響性能的條件下盡量降低電路功耗和版圖面積。

前端采保電路和所有流水級的整體聯(lián)調(diào)仿真結(jié)果如圖5 所示，由于仿真速度的限制，選取的仿真條件為:采樣頻率為125 MHz，輸入信號頻率為16 MHz，輸入峰峰值為1 980 mV，典型工藝角下，ENOB 為14.7 bit，無雜散動態(tài)范圍(SFDR)為92.8 dB，最差工藝角－電壓－溫度(PVT)組合性能ENOB 13.8 bit，SFDR 為88 dB，在電路設(shè)計(jì)階段留有一定的設(shè)計(jì)余量。

圖5 采保和流水級聯(lián)調(diào)仿真結(jié)果

3 版圖設(shè)計(jì)

如圖6 所示為四通道流水線型ADC 的版圖，該版圖采用SMIC 0.18 μm 1P6M Mixed-signal CMOS工藝實(shí)現(xiàn)。

圖6 模數(shù)轉(zhuǎn)換器電路版圖

對于這種高速高精度模數(shù)轉(zhuǎn)換器，工藝制作過程中和封裝過程中產(chǎn)生的誤差和環(huán)境噪聲等對電路性能是巨大的誤差源。為了克服實(shí)際版圖中的器件失配和信號干擾，在進(jìn)行版圖布局設(shè)計(jì)中，首先要考慮各功能模塊放置的位置，其次在版圖設(shè)計(jì)中要重點(diǎn)關(guān)注對管的匹配設(shè)計(jì)和各敏感信號之間的抗干擾設(shè)計(jì)。對于前級需要對輸入信號進(jìn)行精確放大的級電路中，寄生電容和電阻對電路性能的影響非常大，所以關(guān)鍵節(jié)點(diǎn)的優(yōu)化是非常有必要的。在采樣放大通路中，采樣電容和反饋電容的兩端為關(guān)鍵節(jié)點(diǎn)。這些點(diǎn)的寄生電容將影響流水級電路的閉環(huán)增益，造成余差增益誤差。在多通道高速電路中，各種電源線之間、電源和地之間的屏蔽和抗干擾設(shè)計(jì)顯得尤為重要，在具體實(shí)現(xiàn)中，需要對各類電源進(jìn)行隔離處理，對于需要有大電流經(jīng)過的地方，盡量加粗地線和電源線。同時對于高信噪比ADC 來說，金屬層電容的失配決定了ADC 的動態(tài)和靜態(tài)性能。進(jìn)行運(yùn)算放大器版圖設(shè)計(jì)時，全差分的兩部分對稱布版，晶體管交叉匹配；電容的版圖采用中心對稱形式。

版圖的抗干擾設(shè)計(jì)主要是使模擬信號遠(yuǎn)離噪聲源；數(shù)字電源和模擬電源分離；模擬電路模塊和數(shù)字電路模塊分開布版；敏感模擬信號兩邊采用地線屏蔽干擾。

4 測試結(jié)果

對流片電路進(jìn)行了封裝和測試驗(yàn)證，搭建了測試臺進(jìn)行性能評估。靜態(tài)參數(shù)的碼密度直方圖測試法和動態(tài)參數(shù)的快速傅里葉變換(Fast Fourier Transform，F(xiàn)FT)測試法可以使用同一套測試系統(tǒng)，該方法也有利于測試方案設(shè)計(jì)、簡化測試流程以及減少測試成本。動態(tài)特性測試頻譜圖如圖7 和圖8所示。圖7 的測試條件是輸入信號頻率為70 MHz，信號幅度為－1 dBFS(即相對滿擺幅下的信號功率)的正弦信號，采樣頻率為125 MHz，結(jié)果顯示無雜散動態(tài)范圍為87.4 dB，信噪比為74.3 dB，有效位數(shù)約為12 bit。圖8 為輸入信號為300 MHz，信號幅度為－6 dBFS 的正弦信號，采樣頻率為125 MHz 時的測試結(jié)果，通過結(jié)果顯示無雜散動態(tài)范圍為91.2 dB，信噪比為72.9 dB，有效位數(shù)約為11.8 bit。

圖7 輸入信號70 MHz 時動態(tài)特性測試頻譜圖

圖8 輸入信號300 MHz 時動態(tài)特性測試頻譜圖

5 結(jié)論

本文設(shè)計(jì)了一款可以用于高速高精度通信采集用途的多通道高速高精度模數(shù)轉(zhuǎn)換器。其內(nèi)核采用國內(nèi)SMIC 1.8 V 0.18 μm 1P6M CMOS 工藝條件實(shí)現(xiàn)，是一款分辨率為14 bit，采樣率為125 Msample/s流水線型模數(shù)轉(zhuǎn)換器。系統(tǒng)架構(gòu)采用6 級流水線和3 bit Flash 架構(gòu)構(gòu)成，其中采樣保持電路使用電容翻轉(zhuǎn)式結(jié)構(gòu)。通過采用增益提高技術(shù)的折疊式共源共柵放大器、優(yōu)化采樣電容和運(yùn)算放大器指標(biāo)從而使電路滿足低電壓下高速高精度模數(shù)轉(zhuǎn)換器設(shè)計(jì)的要求。流片測試結(jié)果表明，該款電路SNR 為74.3 dB，SFDR 為87.4 dB，有效位為12 bit，可以滿足汽車?yán)走_(dá)等多種系統(tǒng)的通信應(yīng)用需求，應(yīng)用前景廣泛。