塑閃陣列探測器讀出ASIC 閾值產(chǎn)生與調(diào)節(jié)電路的設(shè)計

敬雅冉，千 奕*，蒲天磊，趙紅赟，楊鳴宇，孫志坤，張家瑞，孔 潔，佘乾順，顏俊偉，孫志朋，王長鑫

(1. 中國科學(xué)院近代物理研究所 蘭州 730000；2. 中國科學(xué)院大學(xué)核學(xué)院 北京 石景山區(qū) 100049)

我國首顆暗物質(zhì)粒子探測衛(wèi)星“悟空號”，在電子能譜～0.9 TeV 處測量到了拐折，并在～1.4 TeV處發(fā)現(xiàn)了疑似的精細結(jié)構(gòu)跡象，引起了國內(nèi)外同行的高度關(guān)注[1]。然而，受限于探測器的尺寸和結(jié)構(gòu)，“悟空號”的伽馬射線探測能力較弱。為了提升伽馬射線的探測能力，科學(xué)家提出要研制新一代高性能的甚大面積伽馬空間望遠鏡 (very large area gamma-ray space telescope, VLAST)[2]。VLAST 包括4 個子探測器，分別是徑跡探測器、量能器、中子探測器和塑料閃爍體陣列探測器(the plastic scintillator array detector, PSD)[3]；其中大面積PSD對前端讀出電子學(xué)提出了多通道、大動態(tài)、高計數(shù)率的需求；同時由于衛(wèi)星功耗資源及硬件的限制，還要求前端讀出電子學(xué)具有緊湊型、低功耗、低噪聲及抗輻照等特性。隨著半導(dǎo)體探測技術(shù)的日趨成熟，高集成度的專用集成電路(application specific integrated circuit, ASIC)芯片技術(shù)已被廣泛應(yīng)用于粒子物理與核物理實驗的譜儀系統(tǒng)中；在空間探測領(lǐng)域中，這一技術(shù)也逐漸成為發(fā)展趨勢，ASIC 芯片的利用，極大簡化了前端電子學(xué)的設(shè)計，減少了星上功耗開銷和硬件支出[4]。因此，需要研制一款多通道ASIC 芯片，用于實現(xiàn)大面積PSD 對核素電荷的處理與測量。

1 ASIC 芯片設(shè)計

ASIC 芯片的整體結(jié)構(gòu)圖如圖1 所示，其中每通道包括低噪聲前放、CR-RC 濾波成形、峰值保持電路、甄別電路、SPI 慢控接口[5-6]，同時該芯片具有自觸發(fā)模式，每通道輸出獨立的觸發(fā)信號，觸發(fā)閾值由片內(nèi)數(shù)模轉(zhuǎn)換(DAC)模塊產(chǎn)生[7]。本文主要設(shè)計了ASIC 芯片中閾值產(chǎn)生與調(diào)節(jié)電路(圖1虛框內(nèi)所示)，通過SPI 控制接口，可以為片內(nèi)的甄別電路提供可調(diào)節(jié)的觸發(fā)閾值[6]。在物理實驗中，由于不同離子的能量不同，經(jīng)前放和快成形電路處理后的輸出電壓也不同，該輸出電壓進入甄別電路和閾值電壓進行比較后輸出Trigger 信號。通常，對閾值電壓的設(shè)置是越低越好，在保證抑制噪聲的前提下，讓盡可能多的信號過閾。但是，有時為了降低Trigger 率，需要提供較高的閾值電壓。本設(shè)計中的閾值電壓具有較大的調(diào)節(jié)范圍，約15～960 mV，最小調(diào)節(jié)步進好于4 mV，INL 和DNL 均好于0.2 LSB。

圖1 ASIC 芯片整體結(jié)構(gòu)圖

2 閾值產(chǎn)生與調(diào)節(jié)電路的設(shè)計

芯片中的觸發(fā)閾值產(chǎn)生與調(diào)節(jié)電路利用高4位DAC 與低4 位DAC 結(jié)合的方法，實現(xiàn)一個8 位DAC 的閾值調(diào)節(jié)，其結(jié)構(gòu)如圖2 所示。包括DAC 模塊和基于SPI 慢控接口的控制模塊，外部輸入信號通過SPI 慢控接口的din 端口輸入，門控信號sck 在使能信號cs 為低時有效，并對相應(yīng)DAC 寄存器進行讀寫。通過改變寫入寄存器的數(shù)據(jù)來控制DAC 的輸入信號，從而控制DAC 的輸出幅值，為甄別電路提供了可調(diào)閾值。

圖2 閾值產(chǎn)生電路的結(jié)構(gòu)

為了簡化芯片內(nèi)部電路結(jié)構(gòu)，減小版圖面積，降低功耗，提出通過組合高、低兩個4 位DAC分別進行粗細閾值調(diào)節(jié)來實現(xiàn)一個8 位DAC 閾值調(diào)節(jié)的方法。在芯片內(nèi)所有通道復(fù)用一個高4 位DAC，實現(xiàn)閾值的粗調(diào)，產(chǎn)生閾值電壓VthH，調(diào)節(jié)范圍約為900 mV；每個通道內(nèi)部包含一個低4 位DAC，實現(xiàn)閾值的細調(diào)，產(chǎn)生閾值電壓VthL，調(diào)節(jié)范圍約為60 mV；每通道內(nèi)甄別電路的輸入閾值電壓Vth=VthH+VthL。通過粗調(diào)和細調(diào)相結(jié)合的方法，實現(xiàn)了大動態(tài)范圍、高精度的閾值電壓調(diào)節(jié)。

2.1 DAC 模塊設(shè)計

為了在芯片內(nèi)設(shè)計并實現(xiàn)面積小、功耗低、轉(zhuǎn)換速度較快的DAC 模塊，對比不同類型DAC 的優(yōu)缺點[8-10]，并對設(shè)計要求進行衡量，本文最終選擇采用電流按比例縮放型中的二進制加權(quán)型電流舵DAC。電流舵DAC 首先利用有源器件MOS 管構(gòu)成加權(quán)電流源，再通過數(shù)字輸入信號選通相關(guān)電流源支路輸出；數(shù)字輸入信號的不同，決定開關(guān)陣列電路中每個開關(guān)的通斷，從而決定每個電流源陣列是否接入電路。隨著數(shù)字輸入信號的變化，流入運算放大器的電流隨之變化，其輸出端的電壓也發(fā)生變化，實現(xiàn)數(shù)字信號向模擬信號的轉(zhuǎn)變。圖3 所示為電流舵DAC 的結(jié)構(gòu)，包括N個二進制電流源：ILSB, 2ILSB, ···, 2(N-1)ILSB，其中，ILSB表示最小權(quán)值對應(yīng)的電流大小。當(dāng)?shù)趇位輸入數(shù)字信號Si=1 時，受信號Si控制的開關(guān)閉合，第i個電流源與運算放大器的輸入負端連接，相反，當(dāng)Si=0時，開關(guān)Si斷開，對應(yīng)電流源的輸出電流不再流入運算放大器中。所以，流入運算放大器I1 的電流Iout如式(1)所示，DAC 的輸出電壓Vout如式(2)所示：

圖3 二進制加權(quán)型電流舵DAC 結(jié)構(gòu)

圖中，I1 和I2 均為低失調(diào)、高增益、低噪聲的運算放大器。I1 主要是把加權(quán)電流源網(wǎng)絡(luò)的權(quán)電流轉(zhuǎn)化為電壓輸出，并提高輸出的精度。其結(jié)構(gòu)如圖4 所示，由兩級電路組成。

圖4 運算放大器電路結(jié)構(gòu)

第一級為差分放大級，由MP0、MP1、MP2、MN0 和MN1 共5 個晶體管組成，由于PMOS 具有良好的抗輻射能力，MP1 與MP2 差分對使用PMOS 作為輸入級，差分對管通過調(diào)整柵長與寬長比，能夠顯著降低失調(diào)，由于L的增大，導(dǎo)致單極運算放大器無法滿足增益需求。因此，第二級采用了共源級來進一步提高增益，由MP3、MN2 共2 個晶體管組成。I2 為低失調(diào)的運算放大器，可對I1 的輸出信號進行反向并提高驅(qū)動能力。由于DAC 需要驅(qū)動較大的容性負載，所以采用大驅(qū)動能力的運算放大器能夠提高電路的穩(wěn)定性。

2.2 SPI 慢控接口模塊設(shè)計

串 行 外 設(shè) 接 口 (serial peripheral interface, SPI)是一種高速、同步、全雙工的通信總線，連線簡單，可以有效節(jié)約芯片的輸入管腳[11-12]。本文設(shè)計的SPI 慢控接口模塊的功能包括：控制前放的增益、控制成型時間的檔位以及控制DAC 的輸入來調(diào)節(jié)甄別電路的觸發(fā)閾值。圖5 為SPI 慢控接口模塊的設(shè)計結(jié)構(gòu)框圖，數(shù)據(jù)信號通過數(shù)據(jù)線din 輸入，通過串并轉(zhuǎn)換模塊后，進入控制模塊。控制模塊中的讀寫控制邏輯對并行數(shù)據(jù)進行判斷，并識別讀寫控制信號，當(dāng)控制信號為寫信號時，在狀態(tài)控制邏輯的控制下，進入寫數(shù)據(jù)過程，向各個寄存器中寫入數(shù)據(jù)信號；當(dāng)控制信號為讀信號時，在狀態(tài)控制邏輯的控制下，進入讀數(shù)據(jù)過程，從相應(yīng)寄存器中讀出并行數(shù)據(jù)信號，再通過并串轉(zhuǎn)換模塊，由dout 數(shù)據(jù)線輸出。外部串行數(shù)據(jù)在使能信號有效時，通過SPI 慢控接口完成對寄存器的讀寫，寫入寄存器中的數(shù)據(jù)作為DAC 模塊中開關(guān)的控制信號。本文中，時鐘頻率設(shè)計為30 MHz，輸出可驅(qū)動負載電容為6 pF。

圖5 SPI 慢控接口結(jié)構(gòu)

3 電路仿真

3.1 DAC 模塊仿真結(jié)果

DAC 模塊的設(shè)計基于3.3 V 電源電壓，利用Spectre 軟件對閾值粗調(diào)的高4 位DAC 和閾值細調(diào)的低4 位DAC 進行原理仿真。相比于粗調(diào)的DAC，細調(diào)DAC 的精度要求更高。常溫條件下，對細調(diào)的低4 位DAC 進行前仿真和提參后的后仿真，并分別對數(shù)據(jù)進行處理，計算INL 和DNL 值：

式中，N為DAC 的位數(shù)。計算非線性INL 和DNL 時，首先應(yīng)去除失調(diào)誤差eoffset和增益誤差egain，然后采用LSB 進行歸一后，各個輸出值Vn,LSB為：

對計算出的數(shù)據(jù)進行擬合，從而得到DAC 前后仿真的DNL對比圖和INL 對比圖，如圖6 所示。

圖6 低4 位DAC 的DNL 和INL 仿真圖

從圖中可以看出DNL 為?0.016～0.018 LSB，INL 為?0.02～0.011 LSB，線性均小于0.02 LSB，表明設(shè)計具有較好的線性。

3.2 SPI 慢控接口模塊仿真結(jié)果

首先利用Modelsim 軟件對設(shè)計的SPI 接口模塊進行RTL 級功能仿真驗證。在testbench 文件中，設(shè)置基本時鐘周期clk 為100 ns，信號時鐘周期sck 為1000 ns，整個寫數(shù)據(jù)仿真流程如圖7 所示，按照寫入復(fù)位信號、寫入公共成型時間和公共增益信號、寫入公共高4 位DAC 值，以及寫入各通道低4 位DAC 值依次進行仿真和驗證。

圖7 寫數(shù)據(jù)仿真流程圖

以寫數(shù)據(jù)操作驗證為例，寫公共部分數(shù)據(jù)時，高4 位為指令，規(guī)定寫的寄存器，后面指定位為實際寫進寄存器的數(shù)據(jù)，分別驗證了寫公共成型時間、寫公共增益和寫高4 位DAC 數(shù)據(jù)，仿真圖如圖8 所示，可以看出相應(yīng)寄存器中被寫入與指令中數(shù)據(jù)位相同的數(shù)據(jù)。寫各通道低4 位DAC 數(shù)據(jù)的仿真圖如圖9 所示，先是16 位的指令，包括指定要寫的低4 位DAC 的通道號以及使能位，后是16 位數(shù)據(jù)位，圖中標(biāo)出來的框圖為輸入寄存器的數(shù)據(jù)，同時可以看出低4 位DAC 寄存器中也被寫入與框圖中一致的數(shù)據(jù)。即寫數(shù)據(jù)過程滿足設(shè)計要求。讀數(shù)據(jù)操作驗證結(jié)果也一致。表明所設(shè)計的SPI 慢控接口能夠?qū)拇嫫鬟M行正確的讀寫操作。

圖8 寫公共成型時間、增益及高4 位DAC 數(shù)據(jù)波形圖

圖9 寫低4 位DAC 數(shù)據(jù)波形圖

功能仿真驗證后，利用Synopsys 公司的DC(design compiler)軟件，對代碼進行綜合過程，將RTL 代碼映射為與工藝庫相關(guān)的網(wǎng)表文件；然后利用Cadence 公司的SOC Encounter 軟件進行后端的布局布線，對綜合產(chǎn)生的門級網(wǎng)表進行布局規(guī)劃(floor planning)、布局布線(placement& routing)，并生成生產(chǎn)用的版圖；再對版圖進行提參(starrc)、靜態(tài)時序分析(STA)和形式驗證(formality)，以便進行后仿真。完成后仿真后，對得到的后仿真結(jié)果和前仿真結(jié)果進行對比，每個輸出信號的延時時間在6 ns 以內(nèi)，完全符合輸出設(shè)計要求，也保證了流片結(jié)果的可靠性。

4 版圖設(shè)計

該芯片采用 global foundries (GF) CMOS 0.18 um工藝，3.3 V 單電源供電。芯片整體版圖如圖10 所示，尺寸為800 um×1000 um。芯片在foundry 流片后，使用QFN68 進行封裝。

圖10 整體模塊版圖

在版圖設(shè)計過程中，考慮到設(shè)計的用途，對版圖進行了優(yōu)化，包括電路中的信號線采用適當(dāng)?shù)膶挾炔⑶易呔€要盡量短，減小寄生參數(shù)；偏置電路的位置要避開電路的敏感器件；在電流源陣列布局時，考慮不同電流源的權(quán)重不同，將電流源陣列采用共質(zhì)心布局來減小失配。

同時，為了防止發(fā)生單粒子閂鎖，DAC 模塊的版圖設(shè)計時加入了抗輻照考慮，采取以下措施：1)在晶體管周圍增加保護環(huán)；2)盡量讓NMOS 靠近VSS，PMOS 靠近VDD，使NMOS和PMOS 晶體管之間保持足夠大的距離；3)在晶體管四周密集排布阱接觸孔，減小接觸孔與晶體管有源區(qū)的距離。

5 電路測試

在實驗室進行DAC 的測試，測試現(xiàn)場如圖11所示。通過改變DAC 的輸入，來改變接入DAC電流源電路輸出電流的大小，使DAC 輸出電壓相對應(yīng)的改變。表1 為低4 位DAC 的測試數(shù)據(jù)表，由測試結(jié)果可以看出，低4 位DAC 在輸入偏置電流為3.73 uA 時，仍可得到合適的輸出，且精度誤差均小于7%，可見其精度好于4 mV。對用于細調(diào)的低4 位DAC 輸出數(shù)據(jù)進行線性處理，得到其DNL為?0.10～0.09 LSB，INL 為?0.01～0.18 LSB，均小于0.2 LSB，符合設(shè)計要求。將測試數(shù)據(jù)的輸入輸出傳輸曲線與理想的輸入輸出傳輸曲線進行對比，對比圖如圖12 所示。由測試數(shù)據(jù)可得此設(shè)計噪聲低，精度高，動態(tài)范圍大，各參數(shù)均符合設(shè)計的要求。因此，本文通過組合兩個4 位DAC，分別進行粗細閾值調(diào)節(jié)，來實現(xiàn)一個8 位DAC 閾值調(diào)節(jié)的方法是具有可行性的。

圖11 測試現(xiàn)場圖

圖12 低4 位DAC 理想和測試的輸入輸出傳輸曲線對比圖

表1 低4 位DAC 測試數(shù)據(jù)表

測試結(jié)果表明，本文的設(shè)計具有良好的線性，但也仍然存在誤差。經(jīng)過分析，誤差產(chǎn)生的原因主要在偏置電路的結(jié)構(gòu)設(shè)計上，形成電流源陣列的晶體管需要的偏置電流過小，測試時實現(xiàn)起來較難，會造成一定的誤差，可以通過優(yōu)化和改進偏置電路的結(jié)構(gòu)來設(shè)置合適的偏置電流，減小由這一原因帶來的誤差。

6 結(jié) 束 語

本文介紹了可適用于PSD 陣列探測器讀出ASIC芯片中的閾值產(chǎn)生單元模塊的設(shè)計與實現(xiàn)。利用0.18 um CMOS 工藝實現(xiàn)了該單元電路的原理設(shè)計、版圖設(shè)計、前后仿真和最終的芯片流片。并對流片成功的芯片進行了實驗室測試，結(jié)果表明其DAC 的積分非線性、微分非線性、輸出誤差、閾值范圍、噪聲等性能良好。該單元電路能夠為讀出ASIC 芯片內(nèi)的甄別電路提供可調(diào)節(jié)的閾值電壓；通過高4 位DAC 結(jié)合低4 位DAC，實現(xiàn)粗細閾值的調(diào)節(jié)，達到較好的調(diào)節(jié)精度；并且版圖面積小，功耗低，易于集成。本文研究為后續(xù)VLAST中PSD 前端讀出ASIC 芯片的整體設(shè)計提供了重要技術(shù)保障，也為讀出ASIC 芯片中慢控模塊的設(shè)計積累了相關(guān)經(jīng)驗。