一種具有噪聲整形功能的2 bit/cycle SAR ADC的設(shè)計

陳志銘，高一格，張蕾，王興華

（北京理工大學(xué) 信息與電子學(xué)院, 北京 100081）

逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）因其結(jié)構(gòu)簡單、易于數(shù)字化、功耗低等優(yōu)點，得到了廣泛的應(yīng)用，但是與其他類型ADC 如快閃型、流水線型和折疊型ADC 相比，SAR ADC 的速度相對較慢，因為傳統(tǒng)SAR ADC 需要至少N+1 次轉(zhuǎn)換才能得到N位數(shù)據(jù)[1].

本文設(shè)計了一種2 bit/cycle 結(jié)構(gòu)的SAR ADC，每個比較周期量化2 位數(shù)據(jù)，N/2+1 個周期即可輸出N位數(shù)據(jù)，提高了SAR ADC 的轉(zhuǎn)換速度. 每個比較周期內(nèi)的工作原理相當(dāng)于采用一個2 位的快閃型ADC，整個轉(zhuǎn)換周期采用異步SAR 邏輯完成信號的逐次逼近[2].

電容DAC 陣列采用上極板采樣技術(shù)和分裂（split）電容式排布結(jié)構(gòu)，減少了電路所需的電容數(shù)目，縮減了電容陣列的建立時間. 電容DAC 陣列的翻轉(zhuǎn)由異步SAR 邏輯直接控制，提高了ADC 的轉(zhuǎn)換速度. 此外，為了進(jìn)一步提高ADC 的動態(tài)性能，尤其是信噪失真比（signal to noise and distortion ratio，SNDR），本設(shè)計應(yīng)用了一種噪聲整形技術(shù)[3]，其電路結(jié)構(gòu)簡單、功耗低，只需要2 bit/cycle 電路結(jié)構(gòu)基礎(chǔ)上稍作改動即可實現(xiàn)噪聲整形功能，在一定條件下可以有效提高ADC 的性能指標(biāo).

1 2 bit/cycle SAR ADC 結(jié)構(gòu)及原理

為了實現(xiàn)2 bit/cycle 的工作方式，本文設(shè)計的SAR ADC 采用了2 個電容DAC 陣列和3 個比較器，此外還包括采樣開關(guān)、異步SAR 控制邏輯和編碼電路等功能模塊，系統(tǒng)整體結(jié)構(gòu)如圖1 所示.

圖1 2 bit/cycle SAR ADC 架構(gòu)示意圖Fig. 1 2 bit/cycle SAR ADC architecture diagram

電容陣SIG_DAC 完成對輸入信號Vin的采樣及實現(xiàn)整個轉(zhuǎn)換過程的逐次逼近邏輯，電容陣REF_DAC 產(chǎn)生每次比較所需的參考電平. 在每個比較周期中，比較器CMP2-CMP1 將SIG_DAC 得到的信號和REF_DAC 產(chǎn)生的2 個參考電平、額外的參考電平“0”進(jìn)行比較，相當(dāng)于一個內(nèi)嵌的2 bit Flash ADC，每個比較周期得到2 位數(shù)字碼，大大提高了SAR ADC 的轉(zhuǎn)換速度.

2 bit/cycle SAR ADC 的具體量化過程如圖2 所示. 在比較周期P1 中，比較器CMP2-CMP0 將通過采樣周期P0 得到的輸入信號VSIG[P0]分別與+1/2Vref、0、?1/2Vref進(jìn)行比較，比較結(jié)果經(jīng)編碼電路得到最高2位數(shù)字碼，同時SAR 邏輯控制電容陣SIG_DAC 完成殘差處理. 高2 位數(shù)字碼11、10、01、00 對應(yīng)的殘差電壓產(chǎn)生方式分別為?3/4Vref、?1/4Vref、+1/4Vref、+3/4Vref，REF_DAC 產(chǎn)生的參考電平按每比較周期1/4 的比例縮小. 一次完整的量化過程包括1 個采樣周期和4 個比較周期，共得到8 位數(shù)據(jù).

圖2 2 bit/cycle SAR ADC 量化過程Fig. 2 2 bit/cycle SAR ADC quantization process

2 2 bit/cycle SAR ADC 電路實現(xiàn)

2.1 SIG_DAC 和REF_DAC

與傳統(tǒng)的DAC 電容陣不同[4]，本設(shè)計的電容陣SIG_DAC 采用上極板采樣技術(shù)和分裂電容式結(jié)構(gòu)，其結(jié)構(gòu)如圖3 所示.

上極板采樣的全差分輸入信號與比較器輸入端直接相連，采樣周期結(jié)束后，無需任何電容切換過程，比較器立刻進(jìn)行最高位的比較，相較于傳統(tǒng)的下極板采樣，上極板采樣技術(shù)節(jié)省了最高位電容. 以8 位SAR ADC 為例，傳統(tǒng)的下極板采樣的最高位電容為128C，而上極板采樣所需最高位電容為64C，其中C為單位電容. 采用上極板采樣技術(shù)，不僅使電容陣的單位電容總數(shù)減少一半，而且隨著電容總值的減小，電容陣的建立時間也隨之減小，提高了ADC 的工作速度.

分裂電容結(jié)構(gòu)是將最低位電容之外的所有電容拆分為容值相等的2 個電容，如圖3 虛線框內(nèi)所示.電容上極板通過采樣開關(guān)與輸入信號相連，并直接連接比較器輸入端，在采樣階段，電容下極板分別接Vref和Gnd，在比較階段，SAR 邏輯根據(jù)比較器結(jié)果控制電容下極板翻轉(zhuǎn). 這種開關(guān)切換方式保證了輸入信號共模電壓在比較過程中保持不變，減小了比較器的動態(tài)失調(diào)電壓.

圖3 分裂電容結(jié)構(gòu)SIG_DACFig. 3 Split capacitor structure of SIG_DAC

電容陣REF_DAC 的電路結(jié)構(gòu)如圖4（a）所示，是一個全差分電容DAC 陣列，輸出全差分參考電壓VREF_DACP和VREF_DACN. 為了得到圖2 所示參考電平VREF_DAC(P-N)與VREF_DAC(N-P)，其值分別為±1/2Vref、±1/8Vref、±1/32Vref和±1/128Vref，電容CP(N)5?CP(N)1的容值依次設(shè)為192C、48C、12C、3C、C. 在整個轉(zhuǎn)換周期中，兩個最高位電容CP5、CN5作為配平電容，下極板始終與共模電平Vcm相連，其余電容在一組互補(bǔ)信號Φ1?Φ4與Φ1～?Φ4～的控制下進(jìn)行開關(guān)切換，圖4（b）為Φ1?Φ4的示意圖.

圖4 REF_DAC 的電路結(jié)構(gòu)及控制信號Fig. 4 Circuit structure and control signals of REF_DAC

在采樣階段，所有電容上極板通過采樣開關(guān)SP0與共模電平Vcm相連，參考電壓VREF_DACP=VREF_DACN=Vcm，Φ1?Φ4為高電平，控制Cp5?Cp1下極板接Gnd，Φ1～?Φ4～為低電平，控制CN5?CN1下極板接Vref. 在比較階段，各電容在控制信號的控制下進(jìn)行開關(guān)切換，依次得到4 個比較周期的參考電平Vcm±1/4Vref、Vcm±1/16Vref、Vcm±1/64Vref和Vcm±1/256Vref. 電 容 陣REF_DAC 在 整個比較周期中采用單調(diào)的開關(guān)切換方式，大大減小了電容翻轉(zhuǎn)功耗，提高了工作效率.

另外，由于兩個電容DAC 陣列的電容上極板均與比較器輸入端直接相連，比較器輸入管的寄生電容會對二者的相對精度造成影響. 為了保證SAR ADC 的量化精度，電容陣SIG_DAC 與電容陣REF_DAC 的總電容值需相等，若電容陣SIG_DAC 的單位電容為CS，REF_DAC 的單位電容為CR，那么CS=2CR.本設(shè)計中CR為5 fF，CS為10 fF.

2.2 動態(tài)比較器

本文所采用的動態(tài)比較器由預(yù)放大器和鎖存器兩部分構(gòu)成，如圖5 所示，MOS 管直接由比較時鐘信號CLKC 控制，靜態(tài)功耗低，適用于低功耗SAR ADC.預(yù)放大器在DAC 電容陣與鎖存器之間，起到了隔離的作用，減小了比較器的回踢噪聲，鎖存器采用正反饋結(jié)構(gòu)，比較速度快.

圖5 預(yù)放大器和動態(tài)鎖存比較器Fig. 5 Preamplifier and dynamic latch comparator

兩組差分信號VINP、VINN和VREFP、VREFN通過預(yù)放大器的兩組輸入對管使輸出端節(jié)點以不同的電流進(jìn)行放電，將輸入端之間的電壓差信號轉(zhuǎn)換為時間差信號. 鎖存器為正反饋結(jié)構(gòu)，CLKC 為低電平時，鎖存器進(jìn)行置位，比較器輸出低電平，CLKC 為高電平時，鎖存器將輸入端先到達(dá)的變化沿進(jìn)行鎖存，隨后將鎖存穩(wěn)定的信號輸出，得到比較結(jié)果. 同時，動態(tài)比較器的兩個輸出信號Ci和Cib通過一個與非門產(chǎn)生整個SAR ADC 電路所需的異步時鐘VALID. 本設(shè)計中比較器的輸入比較電平為

2.3 動態(tài)寄存器和SAR 控制邏輯

本設(shè)計采用的動態(tài)寄存器結(jié)構(gòu)如圖6 所示，在SAR 控制邏輯的要求下，每一個比較周期需要4 個寄存器，每個轉(zhuǎn)換周期包含4 個比較周期，因此設(shè)計共需4 組16 個動態(tài)寄存器.

圖6 動態(tài)寄存器Fig. 6 Dynamic register

在采樣階段，動態(tài)寄存器在復(fù)位信號CLKS-的控制下進(jìn)行復(fù)位，此時控制信號Dout=0，Doutb=1，控制電容陣SIG_DAC 中對應(yīng)的電容下極板分別接Vref和Gnd，為第一個比較周期做準(zhǔn)備，圖7（a）所示為各控制信號與電容陣SIG_DAC 的P端電容的連接方案.在比較階段，4 組動態(tài)寄存器在使能信號EN_Px 的控制下交替工作，每一個比較周期只需要1 組動態(tài)寄存器. 每一組動態(tài)寄存器的4 個輸入依次連接比較器的4 個輸出C2、C1、C1b、C0b，當(dāng)輸入為0 時，寄存器輸出不變，當(dāng)輸入為1 時，Dout=1，Doutb=0，對應(yīng)的電容進(jìn)行翻轉(zhuǎn)，SIG_DAC 進(jìn)行殘差處理，產(chǎn)生下一個周期所需的比較電平. 動態(tài)寄存器根據(jù)比較器輸出結(jié)果，直接對DAC 電容陣列進(jìn)行切變，圖7（b）所示為P端最高2 位的SAR 控制邏輯. 這種動態(tài)寄存器交替工作模式和簡單直接的SAR 控制邏輯，在提高了ADC 轉(zhuǎn)換速度的同時，也保證了低功耗的特性.

圖7 連接方案與SAR 控制邏輯Fig. 7 Connection scheme and SAR control logic

2.4 時鐘產(chǎn)生電路

為了提高ADC 的轉(zhuǎn)換速度，同時避免片內(nèi)使用高頻時鐘信號，本設(shè)計采用異步時序，時鐘產(chǎn)生電路如圖8 所示.

圖8 時鐘產(chǎn)生電路Fig. 8 Clock generation circuit

當(dāng)比較器作出判決，比較器的輸出結(jié)果通過一個與非門將異步時鐘VALID 拉至高電位，VALID 通過或非門將比較器時鐘CLKC 拉至低電位，比較器進(jìn)入復(fù)位狀態(tài)后，VALID 重回低電位，隨后將CLKC拉至高電位，比較器再次進(jìn)入比較狀態(tài)，進(jìn)行新一輪判決. 異步時鐘VALID 與比較器時鐘CLKC 交替推進(jìn)，每一次比較完成后立刻進(jìn)入下一次比較過程，提高了ADC 的轉(zhuǎn)換速度.

時鐘產(chǎn)生電路對應(yīng)的時序圖，如圖9 所示，其中Φ1?Φ4為電容陣REF_DAC 的控制信號，為比較器提供參考電平，EN_Px為SAR 控制邏輯所需的動態(tài)寄存器的使能信號.

圖9 異步控制時序圖Fig. 9 Asynchronous control timing diagram

3 噪聲整形

本文所采用的噪聲整形技術(shù)為一階噪聲整形，其工作原理是將電容陣SIG_DAC 在4 個比較周期之后的剩余電壓Vres進(jìn)行積分后反饋到比較器的輸入端[5]. 在2 b/cycle 結(jié)構(gòu)的時序中加入額外兩個時鐘信號Φns0與Φns1，這兩個時鐘信號到來之前，SAR ADC 進(jìn)行2 bit/cycle 結(jié)構(gòu)的常規(guī)轉(zhuǎn)換，且在常規(guī)轉(zhuǎn)換階段中，沒有額外的電容與Vres相連，避免了信號衰減的問題.

噪聲整形的電路結(jié)構(gòu)如圖10 所示，圖中用單端說明，電容陣與比較器之間額外加入電容C2、C3. 在Φns0期間，電容C2與DAC 電容陣相連，電容陣總電容為C1；在Φns1期間，電容C2將電荷轉(zhuǎn)儲至電容C3，實現(xiàn)了剩余電壓Vres的轉(zhuǎn)移，電容C3得到電壓Vt并反饋到比較器的輸入端. 在下一個采樣信號CLKS 到來時，C2上的電荷被清除，ADC 配置回常規(guī)2 bit/cycle工作模式，直到下一個Φns0周期到來，C2將會獲得新的剩余電壓.

圖10 噪聲整形電路結(jié)構(gòu)Fig. 10 Noise shaping architecture

由于加入噪聲整形功能，需對比較器進(jìn)行一定的改動，如圖10 中右側(cè)虛線框內(nèi)所示，加入第3 對輸入管，分別輸入反饋電壓Vtp、Vtn. 此時，比較器的輸入比較電平為

本設(shè)計中采用的電容值為C1=C2=C3=128 CS，因此一階噪聲傳遞函數(shù)為（1?0.5 Z?1）. 同時由于這種電路結(jié)構(gòu)只能集成部分剩余電壓Vres，造成了一定的衰減，會影響噪聲整形的性能效果，因此需要通過改變相應(yīng)的比較器輸入對管的尺寸來提供一定補(bǔ)償.

4 測試結(jié)果

基于180 nm CMOS 標(biāo)準(zhǔn)工藝，電源電壓為1.8 V，采樣頻率為100 MS/s，輸入信號共模為0.9 V，幅度為1.6 V，本文的2 bit/cycle SAR ADC 完成了仿真測試.

未加入噪聲整形時2 bit/cycle ADC 的仿真結(jié)果如圖11 所示，加入噪聲整形后整體的仿真結(jié)果如圖12 所示. 未加入噪聲整形時，當(dāng)輸入頻率為4.363 MHz時，SNDR 為46.22 dB，SFDR 為62.55 dB，有效位數(shù)為7.39 bit. 加入噪聲整形后，當(dāng)輸入頻率為4.363 MHz，過采樣率（OSR）為10 時，SNDR 為57.49 dB，SFDR為66.35 dB，有效位數(shù)為9.26 bit.

圖11 未加入噪聲整形時的仿真結(jié)果Fig. 11 Simulation results without NS

圖12 加入噪聲整形后的仿真結(jié)果Fig. 12 Simulation results with NS

從以上仿真結(jié)果可知，本設(shè)計的2 bit/cycle SAR ADC 在輸入頻率為4.363 MHz 時，SNDR 為46.22 dB，電路精度為8 bit. 在此基礎(chǔ)上加入噪聲整形技術(shù)，當(dāng)OSR 為10 時，SNDR 被提升到57.49 dB，相當(dāng)于將8 bit 結(jié)構(gòu)ADC 電路的精度提升了2 bit，達(dá)到10 bit.

未加入噪聲整形技術(shù)時，電路的整體功耗為7.80 mW，加入噪聲整形技術(shù)后，電路的整體功耗為7.98 mW，由此可見本文所采用的噪聲整形結(jié)構(gòu)僅以很小的功耗代價大大提高了該ADC 的有效位數(shù).

表1 將本設(shè)計與其他已有設(shè)計的性能進(jìn)行了比較. 文獻(xiàn)[3]、文獻(xiàn)[5]及本文的“精度/bit”指標(biāo)如表中所示，括號外數(shù)據(jù)為未加噪聲整形功能時ADC 的精度，括號內(nèi)數(shù)據(jù)為加入噪聲整形功能后ADC 的精度，說明噪聲整形技術(shù)對ADC 精度的提高作用. 同時，與文獻(xiàn)[4]和文獻(xiàn)[6]相比，本文采用2 bit/cycle結(jié)構(gòu)與噪聲整形技術(shù)相結(jié)合的整體結(jié)構(gòu)，使得SAR ADC 可在更低功耗或更小FOM 值下實現(xiàn)更高的有效位數(shù).

表1 性能對比表Tab. 1 Performance comparison table

5 結(jié) 論

本文設(shè)計了一種2 bit/cycle 結(jié)構(gòu)的8 bit、100 MS/s SAR ADC，并采用噪聲整形技術(shù)提高過采樣時該ADC 的分辨率. 設(shè)計使用兩個DAC 電容陣列實現(xiàn)2 bit/cycle 量化，利用上極板采樣技術(shù)和分裂電容式結(jié)構(gòu)減少了電容數(shù)目，提高了ADC 的工作速度. 在保持SAR ADC 常規(guī)轉(zhuǎn)換模式的基礎(chǔ)上，為了進(jìn)一步提高ADC 的動態(tài)性能，本設(shè)計新加入了噪聲整形功能，電路結(jié)構(gòu)簡單且高效，仿真結(jié)果表明，當(dāng)過采樣率為10 時，SAR ADC 的精度由8 bit 提升到10 bit，ADC 的有效位數(shù)得到了顯著提高.