高速線陣CCD驅(qū)動(dòng)與數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

田又源，程 瑤，賈 寧，劉云陽(yáng)，高晨斐

(重慶理工大學(xué)機(jī)械工程學(xué)院，重慶 400054)

0 引言

CCD具有靈敏度高、動(dòng)態(tài)范圍大、功耗低、分辨率高等特點(diǎn)[1-2]，在光譜分析、非接觸式測(cè)量、表面檢測(cè)等領(lǐng)域應(yīng)用廣泛[3-6]。FPGA產(chǎn)生CCD驅(qū)動(dòng)時(shí)序是比較主流的方法[7]，因其調(diào)試簡(jiǎn)單，靈活性較高，能通過直接修改驅(qū)動(dòng)程序的方式改變驅(qū)動(dòng)頻率和積分時(shí)間，縮短開發(fā)周期[8]。

虛擬儀器技術(shù)利用計(jì)算機(jī)的資源使硬件軟件化，能夠?qū)崿F(xiàn)高速數(shù)據(jù)處理和海量存儲(chǔ)，降低系統(tǒng)成本，增強(qiáng)系統(tǒng)靈活性[9]，同時(shí)提供了大量的驅(qū)動(dòng)程序和數(shù)據(jù)分析函數(shù)。由此，本文提出一種基于FPGA和虛擬儀器的高速線陣CCD驅(qū)動(dòng)與數(shù)據(jù)采集系統(tǒng)。

1 系統(tǒng)總體設(shè)計(jì)

系統(tǒng)原理框圖如圖1所示，系統(tǒng)由FPGA、驅(qū)動(dòng)硬件電路、線陣CCD、A/D數(shù)據(jù)采集以及上位機(jī)組成。采用FPGA作為主控芯片，控制線陣CCD和提供A/D數(shù)據(jù)采集的時(shí)鐘源，負(fù)責(zé)產(chǎn)生CCD工作所需的驅(qū)動(dòng)時(shí)序、A/D采集時(shí)序以及采集觸發(fā)信號(hào)；驅(qū)動(dòng)硬件電路驅(qū)動(dòng)CCD工作以及為其提供穩(wěn)定可靠的電源，保證CCD正常工作；CCD的輸出為模擬信號(hào)，所以需要A/D采集將輸出信號(hào)量轉(zhuǎn)化為數(shù)字信號(hào)方能傳輸至上位機(jī)，此部分須滿足大容量數(shù)據(jù)傳輸?shù)囊?，以便?shí)現(xiàn)高速實(shí)時(shí)測(cè)量；上位機(jī)控制A/D數(shù)據(jù)采集的過程，可實(shí)現(xiàn)單幀采集、連續(xù)采集以及其他采集配置，采集結(jié)果可通過波形圖直接顯示，采集得到的CCD數(shù)據(jù)可進(jìn)行數(shù)據(jù)分析及圖像處理等操作。

圖1 系統(tǒng)框圖

2 硬件設(shè)計(jì)

2.1 驅(qū)動(dòng)硬件電路設(shè)計(jì)

系統(tǒng)采用TCD1708D作為感光元件，它是高靈敏度、低暗電流的線陣CCD圖像傳感器，采用奇偶雙通道輸出(引腳分別為OS1和OS2)，信號(hào)輸出速度顯著提高，其有效像敏單元高達(dá)7 450個(gè)，光敏單元中心之間的距離僅為4.7 μm，具有超高的分辨率，適用于高精度、高速率測(cè)量系統(tǒng)。系統(tǒng)主控芯片選擇的是EP4CE10F17C8芯片，該芯片具有功耗和性價(jià)比優(yōu)勢(shì)，擁有10 320個(gè)邏輯單元和最大179個(gè)用戶I/O等，滿足此次設(shè)計(jì)需求。TCD1708D需要5路驅(qū)動(dòng)信號(hào)，且驅(qū)動(dòng)信號(hào)電壓典型值為5 V，而主控芯片提供的I/O引腳電壓僅為3.3 V左右，所以二者之間需要進(jìn)行電平匹配，只有驅(qū)動(dòng)信號(hào)正常才能保證傳感器輸出完整、穩(wěn)定可靠的信息。

驅(qū)動(dòng)硬件電路見圖2。電平匹配選用特性雙向電壓轉(zhuǎn)換器SN74LVC4245APWR芯片實(shí)現(xiàn)3.3 V至5 V的電平轉(zhuǎn)換，該芯片轉(zhuǎn)換驅(qū)動(dòng)時(shí)序的電壓無需反相設(shè)計(jì)，且該芯片電平的理論上升和下降時(shí)間低于2.5 ns，滿足本設(shè)計(jì)高速的需求。另外，需分別提供3.3 V和5 V的基準(zhǔn)電壓給電壓轉(zhuǎn)換芯片，故使用穩(wěn)壓芯片SE8117T33HF將5 V電源轉(zhuǎn)換為3.3 V電壓，5 V電壓則直接由VCC提供。

2.2 A/D采集設(shè)計(jì)

TCD1708D是奇偶雙通道同時(shí)輸出視頻信號(hào)，信號(hào)輸出速率的提高對(duì)數(shù)據(jù)采集性能要求也隨之提高。本設(shè)計(jì)中A/D數(shù)據(jù)采集使用虛擬儀器技術(shù)，利用高性能、靈活的標(biāo)準(zhǔn)軟硬件平臺(tái)，針對(duì)CCD器件特殊的輸出信號(hào)進(jìn)行同步采集。A/D數(shù)據(jù)采集的硬件由BNC-2110接線盒、同軸電纜、PCI-6115型同步采樣多功能數(shù)據(jù)采集卡及PC機(jī)組成。其中，PCI-6115含有4路模擬輸入通道，每通道均帶有內(nèi)置防混疊濾波器，10 MS/s同步采樣速率，12位分辨率(±42 V)，特點(diǎn)之一是擁有大容量的板載SDRAM內(nèi)存，為測(cè)量CCD輸出信號(hào)提供了穩(wěn)定可靠的數(shù)據(jù)采集功能。

虛擬儀器硬件配置如圖3所示。CCD輸出信號(hào)、采集觸發(fā)信號(hào)與采集時(shí)鐘信號(hào)均通過接線盒經(jīng)同軸電纜接到數(shù)據(jù)采集卡。CCD 2路輸出信號(hào)通過同軸電纜分別接入接線盒的ACH0和ACH1端，則系統(tǒng)運(yùn)行時(shí)電壓輸入通道應(yīng)選擇“ai0,ai1”，接線端配置選擇偽差分。觸發(fā)信號(hào)CF正端接PFI0，系統(tǒng)運(yùn)行時(shí)應(yīng)選擇數(shù)字觸發(fā)邊沿為rising，觸發(fā)通道輸入PFI0。采集時(shí)鐘信號(hào)AD_CLK正端接PFI7，則系統(tǒng)運(yùn)行時(shí)采樣時(shí)鐘源類型選I/O Connector中的PFI7通道。

圖3 虛擬儀器硬件配置示意圖

3 軟件設(shè)計(jì)

3.1 CCD時(shí)序設(shè)計(jì)與仿真

CCD的時(shí)序設(shè)計(jì)使用Quartus II 13.1作為開發(fā)平臺(tái)，用硬件描述語(yǔ)言Verilog HDL進(jìn)行編程設(shè)計(jì)。TCD1708D需要5路驅(qū)動(dòng)信號(hào)，包括轉(zhuǎn)移驅(qū)動(dòng)信號(hào)SH、模擬移位寄存器驅(qū)動(dòng)信號(hào)“Ф1E，O”(即CR1)和“Ф2E，O，Ф2B”(即CR2)、復(fù)位驅(qū)動(dòng)信號(hào)RS、鉗位脈沖信號(hào)CP。

對(duì)照TCD1708D的驅(qū)動(dòng)時(shí)序要求，設(shè)計(jì)時(shí)選用主時(shí)鐘CLK頻率為50 MHz，通過對(duì)主時(shí)鐘50分頻，利用計(jì)數(shù)器可將驅(qū)動(dòng)信號(hào)CR1、CR2、RS、CP均設(shè)計(jì)為典型驅(qū)動(dòng)頻率1 MHz。奇、偶每個(gè)通道都有3 797個(gè)像元，驅(qū)動(dòng)脈沖取整設(shè)計(jì)為4 000個(gè)，留有一定的空余。依照各驅(qū)動(dòng)信號(hào)的同步時(shí)序要求設(shè)計(jì)如圖4所示的對(duì)應(yīng)關(guān)系時(shí)序圖，主頻時(shí)鐘CLK為50 MHz，所以對(duì)應(yīng)的計(jì)數(shù)器CNT每20 ns累加1次，其中在CNT≤124(2 500 ns)時(shí)按照芯片手冊(cè)的timing chart波形設(shè)計(jì)，在CNT>125之后則開始設(shè)計(jì)50分頻以便得到頻率為1 MHz的計(jì)數(shù)器，設(shè)計(jì)CR1和CR2反相且占空比為1∶1、RS和CP信號(hào)占空比為1∶9。

圖4 驅(qū)動(dòng)信號(hào)同步時(shí)序設(shè)計(jì)

3.2 A/D采集時(shí)序設(shè)計(jì)

TCD1708D每路通道的光敏像元前64個(gè)和后8個(gè)均為無效像元，有效像元均為3 725個(gè)，則設(shè)計(jì)采集觸發(fā)信號(hào)CF在其輸出有效像元時(shí)間段拉高，A/D信號(hào)同步時(shí)序設(shè)計(jì)如圖5所示。在進(jìn)行50分頻之前傳感器已輸出一個(gè)無效像元，故分頻后前端只剩63個(gè)無效像元，故65 500～3 790 500 ns期間為奇偶雙路每路3 725個(gè)有效像元輸出時(shí)間，則在此期間AD_CLK設(shè)計(jì)為滯后RS信號(hào)380 ns拉高，高電平持續(xù)時(shí)間100 ns，即距下一次復(fù)位間隔520 ns，留有充足的時(shí)間采集穩(wěn)定的CCD模擬輸出信號(hào)。

圖5 A/D信號(hào)同步時(shí)序設(shè)計(jì)

由Quartus設(shè)計(jì)的驅(qū)動(dòng)、采集時(shí)序程序編譯無誤后與ModelSim10.1d聯(lián)合仿真，得到結(jié)果如圖6所示，對(duì)照芯片手冊(cè)以及設(shè)計(jì)思路可知仿真結(jié)果滿足TCD1708D的時(shí)序要求。

圖6 驅(qū)動(dòng)時(shí)序仿真局部放大圖

3.3 上位機(jī)程序設(shè)計(jì)

采用LabVIEW設(shè)計(jì)上位機(jī)程序?qū)崿F(xiàn)對(duì)采集卡的控制、數(shù)據(jù)處理等功能，上位機(jī)程序設(shè)計(jì)流程見圖7。使用NI-DAQmx驅(qū)動(dòng)程序和配置實(shí)用程序控制采集卡完成CCD數(shù)據(jù)的采集。首先讀取包括物理通道、采樣時(shí)鐘、TDMS記錄和觸發(fā)在內(nèi)的采集參數(shù)配置。配置好后，循環(huán)檢測(cè)等待觸發(fā)信號(hào)CF高電平的到來，檢測(cè)到觸發(fā)后，開始采集物理通道的CCD模擬信號(hào)，再經(jīng)過低通濾波濾除部分噪聲，得到較好的電壓信號(hào)。對(duì)得到的數(shù)據(jù)可通過波形圖顯示，也可以通過編寫算法進(jìn)行一系列的處理，例如電壓值轉(zhuǎn)灰度值進(jìn)行顯示，或是編寫邊緣檢測(cè)算法實(shí)現(xiàn)一些測(cè)量等。

圖7 上位機(jī)程序流程圖

4 實(shí)驗(yàn)結(jié)果

根據(jù)TCD1708D的驅(qū)動(dòng)時(shí)序要求，將驅(qū)動(dòng)程序下載至FPGA，通過示波器檢驗(yàn)無誤后，連接驅(qū)動(dòng)電路及CCD，使用示波器觀察CCD雙路的輸出信號(hào)如圖8所示，對(duì)比芯片手冊(cè)可知CCD正常輸出成像信號(hào)，光強(qiáng)改變時(shí)，CCD輸出信號(hào)也能隨之變化，這驗(yàn)證了驅(qū)動(dòng)電路設(shè)計(jì)的正確性。

圖8 CCD輸出信號(hào)波形圖

將2路輸出信號(hào)OS1和OS2與BNC-2110通道ACH0和ACH1接線，觸發(fā)信號(hào)CF接PFI0，時(shí)鐘源CLK_AD接PFI7。通過NI MAX檢查PCI-6115是否已連接成功，按照接線配置程序。在室內(nèi)使用平行光源照射CCD感光面，再將寬8.92 mm的標(biāo)準(zhǔn)量塊置于光源與CCD之間，垂直感光面平行移動(dòng)量塊遮擋CCD左邊部分感光面，再將其慢慢移動(dòng)至CCD感光面的右邊位置，結(jié)果如圖9所示，圖中曲線凸起處為量塊在感光面上的平行投影，邊緣處上升沿和下降沿處清晰，曲線無明顯毛刺、噪聲，圖中下部分為實(shí)時(shí)圖像顯示，黑色區(qū)域?yàn)榱繅K的投影，邊緣特征同樣分明，在整個(gè)移動(dòng)過程中系統(tǒng)能夠?qū)崟r(shí)顯示對(duì)應(yīng)的圖像畫面及波形，測(cè)試結(jié)果表明驅(qū)動(dòng)硬件電路、數(shù)據(jù)采集都能正常穩(wěn)定工作，該系統(tǒng)運(yùn)行良好，能夠高速、準(zhǔn)確地采集CCD數(shù)據(jù)。

(a)左側(cè)遮擋結(jié)果

(b)右側(cè)遮擋結(jié)果圖9 左、右側(cè)遮擋位置系統(tǒng)界面

5 結(jié)束語(yǔ)

設(shè)計(jì)了符合要求的驅(qū)動(dòng)時(shí)序，以FPGA作為主控芯片產(chǎn)生驅(qū)動(dòng)CCD的正確脈沖，使用所設(shè)計(jì)的CCD驅(qū)動(dòng)硬件電路能夠使CCD正常工作，經(jīng)示波器檢驗(yàn)得到正確的波形輸出。以LabVIEW為開發(fā)軟件結(jié)合PCI-6115采集卡，搭建了一套高速線陣CCD數(shù)據(jù)采集系統(tǒng)，實(shí)驗(yàn)表明該系統(tǒng)能夠高速采集CCD數(shù)據(jù)，具有高速、實(shí)時(shí)、易修改、傳輸數(shù)據(jù)量大等優(yōu)點(diǎn)，具有FPGA和虛擬儀器技術(shù)的優(yōu)勢(shì)。