基于Sentaurus的隧穿場(chǎng)效應(yīng)晶體管仿真研究

江瑞

（上海電力大學(xué)電子與信息工程學(xué)院，上海 200090）

隨著工藝的快速發(fā)展，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）器件的特征尺寸不斷縮小，器件將會(huì)受到諸多物理限制，理論和實(shí)驗(yàn)均證實(shí)，傳統(tǒng)MOSFET器件隨著溝道長(zhǎng)度的不斷縮小，柵極電壓對(duì)溝道的控制能力隨之減弱，器件的漏電流呈現(xiàn)指數(shù)上升的趨勢(shì)，這會(huì)導(dǎo)致器件的靜態(tài)功耗越來越嚴(yán)重。隨著器件尺寸進(jìn)入納米量級(jí)，靜態(tài)功耗成為了系統(tǒng)功耗的主要組成部分，功耗問題成為了制約集成電路產(chǎn)業(yè)發(fā)展的主要因素[1]。為了解決所出現(xiàn)的嚴(yán)重功耗問題，簡(jiǎn)單而有效的方法就是降低其工作的電壓，與此同時(shí)保持較低的關(guān)態(tài)電流。但是發(fā)現(xiàn)晶體管的工作電壓并不能像想象中那樣隨著器件尺寸的縮小而降低，也就是說當(dāng)電壓減小到一定值之后便很難進(jìn)一步降低，分析其原因主要是傳統(tǒng)的MOSFET因?yàn)檩d流子漂移擴(kuò)散的機(jī)制，亞閾值擺幅（SS）在室溫下無法低于60 mV/dec[2]。

為了解決以上難題，降低非理想效應(yīng)對(duì)器件性能帶來的惡劣影響，使器件的特征尺寸得以繼續(xù)縮小，實(shí)現(xiàn)集成電路集成度的進(jìn)一步提高，則需要對(duì)器件的結(jié)構(gòu)進(jìn)行改進(jìn)，探索和研究出工作機(jī)制與MOSFET器件有所不同的一種新型的低功耗晶體管。相關(guān)的研究人員經(jīng)過大量理論與實(shí)驗(yàn)的探索，提出了一種新型器件結(jié)構(gòu)即隧穿場(chǎng)效應(yīng)晶體管（TFET）。隧穿場(chǎng)效應(yīng)晶體管（TFET）是基于帶帶隧穿的原理，從而不受溫度和載流子玻爾茲曼分布的影響，在室溫下可以突破60 mV/dec亞閾值擺幅的限制，大大降低了器件的功耗[3-5]，此外，TFET具有極低的關(guān)態(tài)電流和較大的開關(guān)電流比等優(yōu)點(diǎn)，并且能夠與傳統(tǒng)CMOS工藝兼容。當(dāng)前TFET器件已經(jīng)成為低功耗器件的重要發(fā)展方向之一[6]。

但是其自身存在的問題使得TFET器件在實(shí)際電路設(shè)計(jì)中很難得到大量應(yīng)用，主要的原因之一便是其開態(tài)電流過小。為此國(guó)內(nèi)外學(xué)者已經(jīng)做了大量的研究，研究表明采用Si/SiGe異質(zhì)結(jié)、pocket結(jié)構(gòu)、高k/金屬柵結(jié)構(gòu)及柵源交疊等方式可以有效地增大開態(tài)電流[7]。TOH等人在傳統(tǒng)Si基的基礎(chǔ)上，用禁帶寬度更窄的Ge材料代替Si材料，使得開態(tài)電流得到提升，同時(shí)，通過對(duì)漏區(qū)輕摻雜的方式可以提高溝道區(qū)與漏區(qū)的隧穿距離，從而有效地抑制關(guān)態(tài)電流，仿真結(jié)果表明該器件可以實(shí)現(xiàn)陡峭的亞閾值擺幅和良好的開關(guān)特性[8]；2013年，復(fù)旦大學(xué)WANG等[9]提出一種U形溝道區(qū)的TFET器件，源區(qū)由Si/SiGe異質(zhì)結(jié)構(gòu)成，其柵極深入襯底形成一種U形溝道結(jié)構(gòu)，研究表明該器件的關(guān)態(tài)電流低至10-16A/μm左右，開關(guān)電流比約為106；2016年，YANG[10]提出了一種新型L形柵結(jié)構(gòu)TFET器件（LG-TFET），該器件加入了一個(gè)L形N+pocket結(jié)構(gòu)，使得水平與垂直方向均發(fā)生載流子隧穿，從而增大了隧穿概率，提高了開態(tài)電流。研究表明在0.2 V電壓下，其最小亞閾值擺幅達(dá)到38.5 mV/dec。2015年，ZHAO等[11]報(bào)道了關(guān)于SiGe納米線隧穿場(chǎng)效應(yīng)晶體管的研究，對(duì)于其制備的納米線TFET器件，相較于傳統(tǒng)的SiO2/多晶Si柵堆疊結(jié)構(gòu)的器件，采用高k/金屬柵技術(shù)使開態(tài)電流增大20倍。

本文基于TCAD仿真的方法，提出一種凹槽型pocket結(jié)構(gòu)Si/Ge異質(zhì)結(jié)雙柵隧穿場(chǎng)效應(yīng)晶體管（GP_Si/Ge_DGTFET），并與傳統(tǒng)Si/Ge異質(zhì)結(jié)雙柵隧穿場(chǎng)效應(yīng)晶體管（Si/Ge_DGTFET）的性能進(jìn)行比較。主要研究了兩者的能帶結(jié)構(gòu)、隧穿概率和跨導(dǎo)特性。仿真結(jié)果表明，新型器件的能帶彎曲更加明顯，更有利于隧穿的產(chǎn)生，新型器件的隧穿產(chǎn)生率是傳統(tǒng)器件的數(shù)倍，并且其跨導(dǎo)特性也要優(yōu)于傳統(tǒng)器件。

論文總共分為3個(gè)部分：第一部分介紹器件的結(jié)構(gòu)、材料參數(shù)、摻雜濃度以及仿真所用到的模型等，第二部分是仿真結(jié)果的討論，第三部分給出結(jié)論。

1 器件結(jié)構(gòu)與仿真參數(shù)

圖1（a）為傳統(tǒng)Si/Ge異質(zhì)結(jié)雙柵隧穿場(chǎng)效應(yīng)晶體管（Si/Ge_DGTFET）器件結(jié)構(gòu)示意圖，圖1（b）為凹槽型pocket結(jié)構(gòu)Si/Ge異質(zhì)結(jié)雙柵隧穿場(chǎng)效應(yīng)晶體管（GP_Si/Ge_DGTFET）器件結(jié)構(gòu)示意圖。源區(qū)與漏區(qū)的長(zhǎng)度Lsd以及溝道區(qū)長(zhǎng)度L均為30 nm，器件厚度Hsi為20 nm，氧化層厚度Tox為2 nm，pocket區(qū)參數(shù)L1為10 nm，L2為5 nm。采用禁帶寬度更窄的Ge材料作為源區(qū)，而溝道區(qū)和漏區(qū)使用傳統(tǒng)的Si材料。摻雜濃度分別為1×1020cm-3的P型重?fù)诫s、1×1015cm-3的N型輕摻雜和1×1018 cm-3的N型重?fù)诫s。圖1（b）中pocket區(qū)摻雜濃度為1×1018cm-3的N型重?fù)诫s。以上摻雜過程均為均勻摻雜。對(duì)源區(qū)進(jìn)行重?fù)诫s能夠減小隧穿寬度，提高隧穿概率，實(shí)現(xiàn)陡峭的亞閾值擺幅和高開態(tài)電流，相反，漏區(qū)輕摻雜可以提高關(guān)斷狀態(tài)下漏端的隧穿距離，從而有效抑制泄漏電流。在柵氧化層的選擇上，主流的硅基CMOS技術(shù)，廣泛采用的是SiO2材料，但是過薄的SiO2層會(huì)導(dǎo)致很高的隧穿電流，從而影響器件的性能。因此本文采用介電常數(shù)更高的HfO2材料，提高了柵極電壓對(duì)電流的控制能力，減小漏電流，提高器件性能。

圖1 器件結(jié)構(gòu)示意圖

本文基于Sentaurus TCAD半導(dǎo)體仿真軟件，采用自洽方法求解泊松方程和載流子連續(xù)性方程。在仿真模型的選擇上，由于器件的大部分區(qū)域都是重?fù)诫s，高摻雜濃度會(huì)將摻雜雜質(zhì)能級(jí)引入半導(dǎo)體材料的能級(jí)，從而產(chǎn)生帶隙縮小效應(yīng)。因此，在仿真中加入帶隙縮小模型；半導(dǎo)體摻雜后，離子雜質(zhì)的散射會(huì)影響載流子遷移，導(dǎo)致遷移率降低。在仿真中加入了與摻雜濃度相關(guān)的遷移率模型。此外，遷移率還與電場(chǎng)強(qiáng)度有關(guān)，電場(chǎng)強(qiáng)度在高電場(chǎng)下會(huì)達(dá)到飽和。因此，仿真中需要加入高電場(chǎng)遷移率模型。因?yàn)橹負(fù)诫s會(huì)引入深層能量水平雜質(zhì)和缺陷，使間接復(fù)合對(duì)載體壽命和器件性能有很大影響，因此選擇SRH復(fù)合模型。由于隧穿路徑中電子和空穴的非局域生成，不同位置的電子和空穴的生成速率不同，器件處于隧穿路徑中由于路徑上各點(diǎn)的電場(chǎng)不相等，故在模擬中選用非局域帶隧道模型。

2 仿真結(jié)果及討論

對(duì)于TFET器件，載流子的主要隧穿方式為帶帶隧穿。當(dāng)勢(shì)壘區(qū)中電場(chǎng)強(qiáng)度足夠大時(shí)，載流子以有限的概率由導(dǎo)帶直接隧穿至價(jià)帶，或者從價(jià)帶隧穿至導(dǎo)帶。對(duì)于電場(chǎng)均勻的三角形勢(shì)壘，一般用下式來表示其隧穿概率：

式（1）中：λ為隧穿勢(shì)壘寬度；m*為電子的有效質(zhì)量；Eg為半導(dǎo)體材料的帶隙；q為單個(gè)電子的電荷量；?為約化普朗克常數(shù)；ΔΦ為隧穿窗口。

圖2所示為漏源電壓Vd=1 V時(shí)，Si/Ge_DGTFET和GP_Si/Ge_DGTFET在開態(tài)條件下能帶對(duì)比圖。從圖中可以看出，GP_Si/Ge_DGTFET由于pocket結(jié)構(gòu)的原因能帶提前彎曲，且其隧穿勢(shì)壘寬度要略小于Si/Ge_DGTFET的隧穿勢(shì)壘寬度。隧穿勢(shì)壘寬度越窄，由式（1）可知隧穿的概率越大，從而開態(tài)電流增大。同時(shí)，GP_Si/Ge_DGTFET相比于Si/Ge_DGTFET，溝道區(qū)導(dǎo)帶彎曲更加明顯，從而載流子帶帶隧穿開啟的電壓降低，也會(huì)使得開態(tài)電流增大。

圖2 開態(tài)能帶圖

圖3為2種器件在源區(qū)與溝道區(qū)/pocket區(qū)交界處帶帶隧穿產(chǎn)生率分布圖。從圖3中可以看出，GP_Si/Ge_DGTFET比Si/Ge_DGTFET隧穿產(chǎn)生率更大且隧穿范圍更廣，這將產(chǎn)生更大的隧穿電流。GP_Si/Ge_DGTFET的隧穿產(chǎn)生率峰值達(dá)到1.497×1033cm-3·s-1，是Si/Ge_DGTFET隧穿產(chǎn)生率峰值4.418×1032cm-3·s-1的數(shù)倍。

圖3 隧穿產(chǎn)生率對(duì)比圖

跨導(dǎo)（gm）是表征器件電流放大能力的關(guān)鍵參數(shù)，它定義了轉(zhuǎn)移特性曲線的斜率：

跨導(dǎo)特性與器件的柵電壓和漏源電流直接相關(guān)，取決于漏電流隨柵壓的增長(zhǎng)速度。因此，一般具有高開態(tài)電流的TFET器件擁有更高的跨導(dǎo)，更好的電流放大能力。圖4為漏源電壓Vd=1V時(shí)GP_Si/Ge_DGTFET和Si/Ge_DGTFET的跨導(dǎo)特性對(duì)比圖，由圖4可以看出，GP_Si/Ge_DGTFET的跨導(dǎo)隨著Vg的增加先增大后減小。對(duì)于SiGe TFET，低柵壓下發(fā)生從源區(qū)價(jià)帶到溝道區(qū)導(dǎo)帶的隧穿過程，此時(shí)隧穿勢(shì)壘較大，隨著柵壓不斷增大，溝道區(qū)價(jià)帶到導(dǎo)帶的隧穿發(fā)生，隧穿勢(shì)壘逐漸減小，并最終趨于穩(wěn)定，當(dāng)漏極電流達(dá)到飽和，跨導(dǎo)也隨之降低。從圖4中也可以看出，相比于Si/Ge_DGTFET，GP_Si/Ge_DGTFET在恒定漏壓下跨導(dǎo)更大。

圖4 跨導(dǎo)特性對(duì)比圖

跨導(dǎo)生成因子（TGF）是衡量器件效率的另一個(gè)重要參數(shù)，其定義為gm/Id，描述了器件將電流轉(zhuǎn)換為跨導(dǎo)的能力。GP_Si/Ge_DGTFET和Si/Ge_DGTFET的TGF隨Vg的變化曲線如圖5所示。

圖5 跨導(dǎo)生成因子變化曲線

兩者的變化趨勢(shì)都隨Vg的增加先增大后減小，但GP_Si/Ge_DGTFET的TGF最大值比Si/Ge_DGTFET更大，表明GP_Si/Ge_DGTFET器件的效率更高。

3 結(jié)論

本文提出了一種凹槽型pocket結(jié)構(gòu)Si/Ge異質(zhì)結(jié)雙柵隧穿場(chǎng)效應(yīng)晶體管（GP_Si/Ge_DGTFET）。利用Sentaurus TCAD軟件對(duì)其進(jìn)行仿真，并與傳統(tǒng)Si/Ge異質(zhì)結(jié)雙柵隧穿場(chǎng)效應(yīng)晶體管（Si/Ge_DGTFET）進(jìn)行對(duì)比。仿真結(jié)果顯示，新型器件的能帶彎曲更加明顯，更有利于隧穿的產(chǎn)生，新型器件的隧穿產(chǎn)生率是傳統(tǒng)器件的數(shù)倍，其峰值達(dá)到1.497×1033cm-3·s-1，并且其跨導(dǎo)特性也要優(yōu)于傳統(tǒng)器件。