大電流負(fù)載引起模擬開關(guān)異?，F(xiàn)象的機(jī)理分析

熊派派，曾未來，徐青

（中國電子科技集團(tuán)公司 第二十四研究所, 重慶 400060）

引言

隨著信息化技術(shù)的發(fā)展，單片集成電路模擬開關(guān)器件在信息采集、過程控制等集成系統(tǒng)中起著越來越重要的作用。在大多數(shù)的應(yīng)用場景中，模擬開關(guān)的負(fù)載電流均較小，故常規(guī)的模擬開關(guān)產(chǎn)品在設(shè)計(jì)時(shí)一般考慮的負(fù)載電流極限值較小，如ADI、TI、INTERSI等公司的常規(guī)模擬開關(guān)器件負(fù)載電流極限為30 mA，而本文所述的某款高壓模擬開關(guān)設(shè)計(jì)的負(fù)載電流不超過10 mA。對于集成電路器件來說，當(dāng)其使用時(shí)的負(fù)載電流超過極設(shè)計(jì)極限值時(shí)，往往會(huì)引起器件出現(xiàn)異?，F(xiàn)象，甚至有導(dǎo)致器件燒毀、失效等可能。

本文針對某款高壓模擬開關(guān)在使用過程中因大電流負(fù)載引起器件異常的現(xiàn)象，進(jìn)行了異常點(diǎn)的定位，機(jī)理分析，并提出了模擬開關(guān)器件如何通過設(shè)計(jì)避免大電流負(fù)載引起該異?，F(xiàn)象的發(fā)生。

1 異常現(xiàn)象

發(fā)生異?，F(xiàn)象的產(chǎn)品為某款高壓模擬開關(guān)，該產(chǎn)品在模擬輸出端口D的負(fù)載為20 mA恒流源的情況下，模擬輸入端口S監(jiān)測到的電流僅為14 mA，而在模擬輸入端口S的負(fù)載為20 mA恒流源的情況下，模擬輸出端口D監(jiān)測到的電流同為20 mA。

在對該產(chǎn)品的多只電流進(jìn)行試驗(yàn)后，發(fā)現(xiàn)本次異常現(xiàn)象為該產(chǎn)品的固有現(xiàn)象。為了確認(rèn)本次現(xiàn)象發(fā)生的機(jī)理，對其進(jìn)行外觀目檢、EMMI試驗(yàn)等分析，確定了引起本次異?，F(xiàn)象的電路位置、原因及機(jī)理，提出了有效解決該異常現(xiàn)象的可行措施。

2 異常點(diǎn)定位

2.1 外觀目檢

采用低倍（10倍）光學(xué)顯微鏡對樣品進(jìn)行外觀目檢，未發(fā)現(xiàn)明顯異常。

2.2 負(fù)載電流影響評估

傳統(tǒng)模擬開關(guān)類產(chǎn)品在設(shè)計(jì)與應(yīng)用時(shí)通常認(rèn)為其負(fù)載電流較小，本款高壓模擬開關(guān)在電參數(shù)測試條件中規(guī)定的負(fù)載電流均不超過10 mA，為了全面準(zhǔn)確評估負(fù)載電流大小對本款產(chǎn)品的影響，本次選取了3只測試合格電路作為樣品進(jìn)行試驗(yàn)。

在S端作為輸入的條件下，將D端電流負(fù)載從5 mA開始逐漸增大，同步監(jiān)測輸入端電流及正電源Vcc電流變化情況。試驗(yàn)結(jié)果顯示，當(dāng)負(fù)載電流小于11 mA時(shí)，輸入端監(jiān)測到的電流與負(fù)載電流大小相同，正電源Vcc電流幾乎為零，且不隨負(fù)載電流增大而增大；當(dāng)負(fù)載電流大于11 mA后，隨著負(fù)載電流的增大，正電源Vcc電流同步增大，且輸入端電流與正電源Vcc電流之和同負(fù)載電流相等。3只電路試驗(yàn)現(xiàn)象一致，均在負(fù)載電流超過11mA后再正電源Vcc端口監(jiān)測到電流增大。

在D端作為輸入端，將S端負(fù)載電流從5 mA開始逐漸增大到20 mA的過程中，同步監(jiān)測輸入端電流及正電源Vcc電流。試驗(yàn)結(jié)果顯示，輸入端監(jiān)測到的電流與負(fù)載電流大小相同，正電源Vcc電流幾乎為零，且不隨負(fù)載電流增大而增大。3只電路試驗(yàn)現(xiàn)象一致。

2.3 EMMI試驗(yàn)

因本次異常現(xiàn)象為本款高壓模擬開關(guān)產(chǎn)品的固有現(xiàn)象，為了準(zhǔn)確定位當(dāng)負(fù)載電流大于11 mA后，正電源Vcc電流增大的電流路徑，采用EMMI試驗(yàn)對產(chǎn)品內(nèi)部電流分布情況進(jìn)行了準(zhǔn)確定位。EMMI試驗(yàn)對比發(fā)現(xiàn)，在模擬輸入端S作為輸入，模擬輸出端D的電流負(fù)載為20 mA的情況下，產(chǎn)品內(nèi)部主開關(guān)單元的NMOS器件處存在電流；而在模擬輸出端D作為輸入，模擬輸入端S的電流負(fù)載為20 mA的情況下，該處無電流，試驗(yàn)結(jié)果如圖1所示。

圖1 EMMI試驗(yàn)結(jié)果（D端接負(fù)載電流源）

3 機(jī)理分析

3.1 產(chǎn)品工作原理

發(fā)生異常現(xiàn)象的產(chǎn)品為某款高壓模擬開關(guān)，其電原理圖如圖2所示，采用輸入單元、電平轉(zhuǎn)換單元、譯碼單元、開關(guān)單元組成。輸入單元將TTL/cMOS控制信號A0～A2轉(zhuǎn)換為0～5 V信號，電平轉(zhuǎn)換單元將信號轉(zhuǎn)換為幅值為VSS～Vcc的內(nèi)部控制信號，再通過譯碼單元譯碼后控制開關(guān)的導(dǎo)通和關(guān)斷,在單通道情況下，開關(guān)的模擬輸入S和模擬輸出D可以互換。

圖2 高壓模擬開關(guān)的電原理圖

3.2 產(chǎn)品開關(guān)結(jié)構(gòu)

由圖1可以發(fā)現(xiàn)本次異常現(xiàn)象發(fā)生的位置是在主開關(guān)結(jié)構(gòu)的NMOS器件處，本款高壓模擬開關(guān)的主開關(guān)線路結(jié)構(gòu)如圖3所示。為了提高開關(guān)的導(dǎo)通電阻平坦度，對開關(guān)的NMOS器件采用了襯底跟隨技術(shù)。該結(jié)構(gòu)在開關(guān)導(dǎo)通時(shí)，將使NMOS器件的P阱襯底電位跟隨模擬輸入端S的電位變化，降低閾值波動(dòng)，使導(dǎo)通電阻變化更加平穩(wěn)[1]。

圖3 主開關(guān)線路結(jié)構(gòu)圖

3.3 S輸入，D輸出的機(jī)理分析

如圖4所示為本款高壓模擬開關(guān)開啟條件下，主開關(guān)S接輸入、D接恒流源負(fù)載時(shí)的NMOS器件剖面圖。當(dāng)S接輸入VIN的條件下，在流過負(fù)載電流時(shí)，圖4所示主開關(guān)NMOS器件結(jié)構(gòu)中，開關(guān)因溝道內(nèi)阻會(huì)產(chǎn)生壓降，使得電壓VIN＞VOUT，同時(shí)因“襯底跟隨結(jié)構(gòu)”使得電壓V（P阱）=VIN，此時(shí)圖4中NMOS器件寄生的NPN三極管因發(fā)射極電壓為VOUT，小于基極電壓V（P阱），即發(fā)射結(jié)正偏；集電極電壓為Vcc，大于基極電壓，即集電結(jié)反偏，此時(shí)寄生NPN三極管處于放大狀態(tài)，從而使得有除了溝道之外的其他電流通路開啟，引起S端的電流小于D端電流。

圖4 主開關(guān)S接輸入時(shí)NMOS剖面圖

本款高壓模擬開關(guān)的導(dǎo)通電阻典型值為45 Ω，寄生NPN三極管發(fā)射結(jié)的開啟電壓約為0.5 V。因此當(dāng)負(fù)載電流達(dá)到11 mA時(shí)，從VIN到VOUT的壓降約為45 Ω×11 mA≈0.5 V，此時(shí)寄生PNP三極管的發(fā)射PN開啟，三極管處于放大狀態(tài)，產(chǎn)生從N襯底（正電源Vcc）到VOUT的電流。

3.4 D輸入、S輸出的機(jī)理分析

如圖5所示為本款高壓模擬開關(guān)開啟條件下，主開關(guān)D接輸入、S接恒流源負(fù)載時(shí)NMOS器件剖面圖。圖5所示主開關(guān)NMOS器件結(jié)構(gòu)中，在流過負(fù)載電流時(shí)，開關(guān)因溝道內(nèi)阻會(huì)產(chǎn)生壓降，使得電壓VOUT＞VIN，由于寄生NPN的基極（P阱）電壓跟隨VIN浮動(dòng)，而不是跟隨VOUT浮動(dòng)，所以圖5 中NMOS器件的寄生NPN三極管處于發(fā)射結(jié)反偏的截止?fàn)顟B(tài)，電流僅從VOUT經(jīng)過溝道流向VIN，Vcc無電流通過寄生NPN三極管流出。即電路在D輸入、S輸出時(shí)輸入電流正常。

圖5 主開關(guān)D接輸入時(shí)NMOS剖面圖

4 結(jié)論與改進(jìn)措施

本款高壓模擬開關(guān)為了提高其導(dǎo)通電阻的平坦度，在設(shè)計(jì)時(shí)對主開關(guān)NOMS器件采用襯底跟隨技術(shù)，從而導(dǎo)致在器件使用過程當(dāng)中寄生NPN三極管導(dǎo)通，產(chǎn)生了其他電流通路，導(dǎo)致輸入端電流與輸出端電流大小不一致的現(xiàn)象發(fā)生。因此，針對在使用過程需要大負(fù)載電流的產(chǎn)品，在產(chǎn)品設(shè)計(jì)過程中可以考慮通過采用介質(zhì)隔離工藝來實(shí)現(xiàn)襯底跟隨技術(shù)降低開關(guān)的導(dǎo)通電阻平坦度，介質(zhì)隔離工藝可以有效避免NMOS器件內(nèi)部的寄生NPN三極管，從而避免在大電流負(fù)載下的其他電流通路產(chǎn)生[2]。