基于FPGA與AD7985的脈沖電源數(shù)據(jù)采集設(shè)計(jì)

沈杰，張林，劉廣民，戴越，張勇斌，荊奇

（中國工程物理研究院機(jī)械制造工藝研究所，四川綿陽 621010）

通過表面鍍金工藝制備的鍍金層由于具有良好的耐腐蝕性，其已經(jīng)在微電子工程、表面工程、微細(xì)精密電鍍和國防工業(yè)等領(lǐng)域具有了廣泛的應(yīng)用［1］。目前，脈沖電鍍，包括單向脈沖電鍍和周期換向電鍍，是在零件表面獲得鍍金層的常用方法。研究發(fā)現(xiàn)除電鍍液外，脈沖電源的脈沖參數(shù)也是影響鍍金層的晶粒尺寸、鍍層致密性、厚度均勻性、孔隙率等的關(guān)鍵因素［2-4］。為了獲得更高質(zhì)量的鍍層，需要高速、準(zhǔn)確地采集脈沖輸出的電流值和電壓值，根據(jù)采集得到的數(shù)據(jù)進(jìn)行準(zhǔn)確、高效地調(diào)控，穩(wěn)定輸出脈沖的峰值電流等參數(shù)。尤其是精密物理實(shí)驗(yàn)的電鍍件更是對鍍金層的致密性有極高需求，要求脈沖電流的精度要足夠高，其誤差要能達(dá)到10 mA以內(nèi)。但是，現(xiàn)有脈沖電鍍電源系統(tǒng)多是面向大功率、大電流的鍍金工藝，其輸出的脈沖電流精度較低，制備的鍍金層致密性難以滿足精密零件的鍍金需求?，F(xiàn)有脈沖電鍍電源輸出的脈沖電流精度不高的原因一般是其采用的電流傳感器和AD轉(zhuǎn)換芯片的精度不夠高，或是參數(shù)的采集速度較慢，導(dǎo)致控制相對滯后。為得到足夠高精度的脈沖電流，需要在高速高精度的電流傳感器和AD轉(zhuǎn)換芯片的基礎(chǔ)上，設(shè)計(jì)一種高速、準(zhǔn)確、實(shí)時(shí)性好、穩(wěn)定性好的電流、電壓數(shù)據(jù)采集系統(tǒng)。

本文設(shè)計(jì)的脈沖電鍍電源數(shù)據(jù)采集系統(tǒng)采用了內(nèi)部延時(shí)小、運(yùn)算速度快的FPGA為核心處理器。為了滿足脈沖電鍍電源的控制需求，設(shè)計(jì)了電流、電壓采集電路的硬件電路，其中采用高精度的霍爾電流傳感器和16位AD轉(zhuǎn)換芯片，能夠?qū)崿F(xiàn)高速信號采集，且實(shí)時(shí)性好，精度高［5-6］。根據(jù)AD轉(zhuǎn)換芯片的信號時(shí)序設(shè)計(jì)了控制流程并編寫了控制程序，通過Quartus II軟件進(jìn)行仿真，驗(yàn)證了程序的正確性。將數(shù)據(jù)采集系統(tǒng)應(yīng)用于脈沖電鍍電源，可以得到輸出峰值穩(wěn)定的脈沖電流，平均電流精度可達(dá)10 mA，并且可以同時(shí)進(jìn)行正反向采集處理，實(shí)現(xiàn)周期換向脈沖的穩(wěn)定輸出。

1 系統(tǒng)總體設(shè)計(jì)

電鍍電源的總體方案如圖1所示，其工作原理為：用戶通過觸摸屏設(shè)定脈沖模式和脈沖參數(shù)，確認(rèn)后參數(shù)自動(dòng)下發(fā)至單片機(jī)，單片機(jī)接收和解析這些參數(shù)后通過自定義總線傳遞給FPGA，隨后FPGA根據(jù)這些參數(shù)通過脈沖產(chǎn)生單元實(shí)現(xiàn)正反向脈沖的輸出和電流、電壓的控制，并由脈沖產(chǎn)生電路來產(chǎn)生相應(yīng)的脈沖電流。其中，整個(gè)電鍍電源的核心是FP‐GA通過電壓電流雙閉環(huán)反饋的方式實(shí)現(xiàn)對脈沖電流的恒定控制，其具體原理為：先由FPGA調(diào)控輸出電壓，并控制多路模擬開關(guān)進(jìn)行脈沖輸出，同時(shí)采集電路將采集輸出脈沖的電流值與電壓值并反饋至FPGA，F(xiàn)PGA通過反饋得到的脈沖參數(shù)對輸出電壓進(jìn)行調(diào)整，實(shí)現(xiàn)電鍍過程中脈沖峰值電流的穩(wěn)定輸出。根據(jù)一段時(shí)間內(nèi)采集的電流、電壓值分別計(jì)算出實(shí)際的平均電流、電壓值，接著利用該平均電壓、電流值計(jì)算出當(dāng)前回路中的實(shí)際電阻值，然后利用該電阻值和設(shè)定的電流值計(jì)算電壓值，并將該電壓作為下一階段的目標(biāo)電壓進(jìn)行電壓調(diào)控，從而實(shí)現(xiàn)恒流控制。

圖1 電鍍電源結(jié)構(gòu)圖Fig.1 Electroplating power supply structure diagram

數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案如圖2所示，為了實(shí)現(xiàn)脈沖電流穩(wěn)定輸出，本脈沖電源采用了電流、電壓雙閉環(huán)反饋控制，即該電源系統(tǒng)能夠?qū)崟r(shí)檢測回路中的實(shí)際電流和電壓，用于電流和電壓調(diào)控。具體的，在調(diào)壓電路和脈沖產(chǎn)生電路中分別設(shè)計(jì)有電壓檢測接口和電流檢測接口，用于檢測輸出脈沖的電流參數(shù)和電壓參數(shù)。其中，電壓采集電路的原理為：電流在調(diào)壓電路調(diào)壓后，經(jīng)過分壓進(jìn)入隔離放大電路中消除共模電壓并進(jìn)行隔離，再通過電壓跟隨電路濾波后，進(jìn)行AD模數(shù)轉(zhuǎn)換輸入FPGA。電流采集電路的原理為：當(dāng)脈沖產(chǎn)生電路產(chǎn)生的脈沖電流流過霍爾傳感器，感應(yīng)電流轉(zhuǎn)化為電壓信號，然后經(jīng)過電壓跟隨電路進(jìn)入AD轉(zhuǎn)換電路，再利用FPGA產(chǎn)生時(shí)序來控制AD7985將模擬信號進(jìn)行模數(shù)轉(zhuǎn)換為數(shù)字信號后串行發(fā)送輸入FPGA［7］。

圖2 單向脈沖數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖Fig.2 Structure diagram of unidirectional pulse data acquisition system

2 硬件電路設(shè)計(jì)

2.1 隔離電路

由于系統(tǒng)檢測的電壓較大，為了檢測實(shí)際輸出脈沖的電壓，防止數(shù)據(jù)采集元件受到潛在的破壞性電壓的影響，防止高低壓之間信號相互影響，必須對采樣的電壓電氣隔離輸給采樣電路［8］，在電壓采集電路前端設(shè)計(jì)了隔離電路。電路連接圖如圖3所示。

圖3 隔離電路電路圖Fig.3 Circuit diagram of isolation circuit

隔離放大器選用的是Texas Instruments公司的ISO124熱電偶隔離器。ISO124是一款精密隔離放大器，采用了占空比調(diào)制-解調(diào)技術(shù)，具有良好的高頻瞬態(tài)抗干擾性。電路采用-15~15 V為輸入端和輸出端供電，輸入端接調(diào)壓電路的輸出，輸出端接放大電路，在輸入輸出端加入RC濾波電路，減小了信號干擾，可以提高采集數(shù)據(jù)的可靠性。

2.2 電壓跟隨電路

由于噪聲信號對模擬輸入的干擾是影響采樣精度的主要因素［9］，為了穩(wěn)定感應(yīng)電流，提高輸出信號的精度，在AD轉(zhuǎn)換電路前級設(shè)計(jì)了電壓跟隨電路，用來隔離輸入端與輸出端并濾除雜波，提高輸出信號的精度［10］，電路連接圖如圖4所示。

圖4 放大電路電路圖Fig.4 Circuit diagram of amplifier circuit

本設(shè)計(jì)采用Analog Devices公司的一款高性能、高速電壓反饋放大器AD8021構(gòu)建電壓跟隨電路，電流采集電路的輸入端接霍爾傳感器，電壓采集電路的輸入端接隔離電路，輸出端接AD轉(zhuǎn)換電路。為了與AD轉(zhuǎn)換電路的輸入范圍相匹配，選取5 V作為供電電壓，即輸出模擬量的范圍為0~5 V。為了穩(wěn)定電壓，提高抗干擾能力，保證采集的準(zhǔn)確度，在輸入輸出端加入了RC濾波。

2.3 AD轉(zhuǎn)換電路

AD轉(zhuǎn)換電路是整個(gè)脈沖采集電路的核心，其影響著電流、電壓的采樣效率和采樣精度。本系統(tǒng)采用的模數(shù)轉(zhuǎn)換器為Analog Devices公司的一款快速、低功耗、單電源、精密16位、最大吞吐速率2.5 MSPS的逐次逼近型模數(shù)轉(zhuǎn)換器AD7985。電路連接圖如圖5所示。由于基準(zhǔn)電壓VREF為5 V，即可輸入模擬電壓為0~5 V，與模擬電壓的范圍相匹配。數(shù)字量通過SDO端口以串行通信的方式輸出至FP‐GA的SOMI端口，F(xiàn)PGA通過SDI、SCK和CNV三個(gè)端口控制AD7985，其連接圖如圖6所示。

圖5 AD轉(zhuǎn)換電路電路圖Fig.5 Circuit diagram of analog-digital conversion circuit

圖6 AD轉(zhuǎn)換電路與FPGA連接圖Fig.6 Connection diagram of analog-digital conversion circuit and FPGA

AD7985有多種工作模式，本文中采用的是----CS三線無忙指示模式，該模式可進(jìn)行高速采樣，最大吞吐速率能達(dá)到2.5 MSPS，保證數(shù)據(jù)的實(shí)時(shí)性，此時(shí)TURBO端口接高電平，SDI置1。該電路能實(shí)現(xiàn)16位轉(zhuǎn)換，極大提高了電流采集的精度，同時(shí)，其高速采樣模式可以保證采集的脈沖參數(shù)的實(shí)時(shí)性，提高了輸出脈沖的精度。

3 系統(tǒng)軟件設(shè)計(jì)

3.1 AD轉(zhuǎn)換時(shí)序設(shè)計(jì)

FPGA通過轉(zhuǎn)換輸入信號CNV和串行數(shù)據(jù)時(shí)鐘輸入信號SCK對AD7985完成控制，將SDI端口置1使AD7985工作在----CS三線無忙指示模式，信號從SDO接口輸入進(jìn)FPGA。AD7985的----CS三線無忙指示模式串行時(shí)序圖如圖7所示。

圖7 三線無忙指示模式串行時(shí)序圖Fig.7 mode，3-Wire without busy indicator serial interface timing

三線無忙指示模式下AD7985的運(yùn)行狀態(tài)分為轉(zhuǎn)換階段和采集階段。轉(zhuǎn)換階段時(shí)進(jìn)行AD模數(shù)轉(zhuǎn)換，采集階段時(shí)與FPGA進(jìn)行通信，將轉(zhuǎn)換得到的數(shù)據(jù)傳送至FPGA。開始運(yùn)行時(shí)，CNV的上升沿會啟動(dòng)轉(zhuǎn)換階段，選擇----CS模式，SDO強(qiáng)制進(jìn)入高阻態(tài)。開始轉(zhuǎn)換后，轉(zhuǎn)換階段會持續(xù)到完成為止，無論CNV為何狀態(tài)。完成轉(zhuǎn)換后，AD7985進(jìn)入采集階段并關(guān)斷輸入。當(dāng)CNV變?yōu)榈碗娖綍r(shí)，轉(zhuǎn)換得到的數(shù)據(jù)會從最高有效位開始，在SCK的下降沿依次輸出。雖然數(shù)據(jù)在SCK的上升沿和下降沿均有效，但使用SCK下降沿能實(shí)現(xiàn)更快的采集速率。16個(gè)數(shù)據(jù)位采集完成或CNV變?yōu)楦唠娖綍r(shí)，SDO返回高阻態(tài)，采集階段結(jié)束，AD7985將在CNV的上升沿進(jìn)入下一次的轉(zhuǎn)換狀態(tài)。

3.2 總體邏輯設(shè)計(jì)

本文選用Quartus II軟件，采用Verilog語言進(jìn)行軟件編程設(shè)計(jì)。Quartus II是一款A(yù)ltera公司開發(fā)的EDA工具，集成了邏輯綜合、設(shè)計(jì)輸入、時(shí)序分析、仿真驗(yàn)證和器件編程等開發(fā)FPGA所需要的軟件工件［11］。

AD7985與FPGA總體流程圖如圖8所示。在完成初始化后，AD7985進(jìn)入轉(zhuǎn)換階段。在轉(zhuǎn)換階段，SDO為高阻態(tài)，沒有輸出。AD7985設(shè)定的轉(zhuǎn)換階段需要持續(xù)300 ns，如果持續(xù)時(shí)間少于300 ns，轉(zhuǎn)換階段可能無法完成，需要重新轉(zhuǎn)換。完成轉(zhuǎn)換后，AD7985進(jìn)入采集階段。在采集階段，F(xiàn)PGA從AD7985逐位采集16位數(shù)據(jù)。AD7985所設(shè)定的采集階段至少需要持續(xù)640 ns，如果采集階段的持續(xù)時(shí)間小于640 ns，可能會導(dǎo)致數(shù)據(jù)采集異常，需要將寄存器清零后退出采集并反饋異常。為提高數(shù)據(jù)的可靠性，本設(shè)計(jì)取30次采樣的平均值作為實(shí)際值。采集完一次數(shù)據(jù)后，F(xiàn)PGA判斷是否完成30次采樣，若未完成，則累加寄存器并重新進(jìn)入轉(zhuǎn)換階段繼續(xù)采樣；若已完成，則取平均值后清空寄存器。本邏輯設(shè)計(jì)適用于電流和電壓的采集。

4 測試結(jié)果分析

4.1 仿真測試

在Quartus II中編寫完程序后，進(jìn)行波形仿真驗(yàn)證程序的邏輯正確性。數(shù)據(jù)采集程序在Quartus II環(huán)境下進(jìn)行仿真所得的波形如圖9所示。在接收到復(fù)位信號rst_n的上升沿的下一個(gè)時(shí)鐘信號的上升沿，CNV信號會變?yōu)楦唠娖?，AD7985進(jìn)入轉(zhuǎn)換階段；轉(zhuǎn)換完成后，CNV信號變?yōu)榈碗娖?，則AD7985進(jìn)入采集階段，在CNK信號的下降沿，SCK信號變?yōu)楦唠娖剑⒃谙乱粫r(shí)鐘信號的上升沿進(jìn)入低電平，重復(fù)16次，在每一次SCK信號的下降沿采集一位數(shù)據(jù)，共16位。從圖9可以看出，該仿真測試的結(jié)果與的AD7985時(shí)序圖一致，說明圖8的FPGA控制AD7985數(shù)據(jù)轉(zhuǎn)換程序流程圖準(zhǔn)確且AD7985轉(zhuǎn)換得到的數(shù)據(jù)能夠被FPGA正確收到。

圖8 FPGA控制AD7985數(shù)據(jù)轉(zhuǎn)換程序流程圖Fig.8 Program flow chart of FPGA control AD7985 data conversion

圖9 Quartus II波形仿真圖Fig.9 Quartus II waveform simulation diagram

4.2 實(shí)物測試

完成軟件仿真后，將程序燒錄到FPGA中進(jìn)行實(shí)物測試。實(shí)物測試的主要儀器為觸摸屏、脈沖電源和示波器，脈沖電源擁有單獨(dú)正向脈沖和周期換向脈沖兩種輸出模式。實(shí)驗(yàn)時(shí)通過觸摸屏設(shè)置脈沖參數(shù)，采用Quartus II軟件中的Signaltap實(shí)時(shí)監(jiān)測AD采集的數(shù)值，并用裝有電流探頭的示波器測量負(fù)載處脈沖電源的輸出波形。

在單獨(dú)正向脈沖輸出模式下，設(shè)置脈沖參數(shù)為：平均電流600 mA，脈寬100μs，占空比為1∶10，通過Signaltap監(jiān)測數(shù)值可以看到實(shí)際采集得到的正向平均電流為601 mA，與選取的電流值僅相差1 mA，并且示波器顯示負(fù)載處測量得到的實(shí)際脈沖電流峰值為600 mA，即平均電流600 mA，如圖10所示。在周期換向脈沖輸出模式下，每周期輸出一個(gè)正向群脈沖和一個(gè)反向群脈沖，選取參數(shù)：正向群脈沖的平均電流為400 mA，脈寬100μs，占空比1∶10，脈沖數(shù)3個(gè)；反向群脈沖的平均電流為400 mA，脈寬100μs，占空比1∶10，脈沖數(shù)2個(gè)。實(shí)際采集的正向平均電流為399 mA，與設(shè)定電流值相差1 mA，反向平均電流為394 mA，與設(shè)定電流相差6 mA，如圖11所示。

圖10 單獨(dú)正向脈沖電流電壓采集結(jié)果Fig.10 Single forward pulse current and voltage acquisi‐tion results

圖11 雙向組合脈沖電流電壓采集結(jié)果Fig.11 Bidirectional combined pulse current and voltage acquisition results

以上兩種脈沖模式下的脈沖輸出電流精度都在10 mA以內(nèi)，而且兩種脈沖的波形平滑穩(wěn)定，沒有出現(xiàn)過沖、震蕩現(xiàn)象，說明通過本論文提出的采集系統(tǒng)可以實(shí)現(xiàn)對電流和電壓的實(shí)時(shí)、準(zhǔn)確地采集，能夠很好地滿足精密電鍍的需求。

5 結(jié)論

本文以FPGA為控制核心，采用精度高、采集速率快的AD7985構(gòu)建了脈沖電鍍電源采集系統(tǒng)，實(shí)現(xiàn)了電流和電壓實(shí)時(shí)、高速采集。在采集電路中引入放大電路對模擬信號進(jìn)行調(diào)理，采集精度可達(dá)16位，在實(shí)際應(yīng)用中能夠有效提高脈沖電源的輸出精度和可靠性，使脈沖電源輸出的平均峰值電流誤差能夠控制在10 mA以內(nèi)，且所得波形平滑穩(wěn)定。本數(shù)據(jù)采集系統(tǒng)可應(yīng)用于任意高速高精度的采樣設(shè)計(jì)中。