一種多源多通道信號(hào)采集系統(tǒng)設(shè)計(jì)

朱紫萌，于 洵，王 剛，韓 峰

（1.西安工業(yè)大學(xué)兵器科學(xué)與技術(shù)學(xué)院，陜西西安 710000；2.中國(guó)航天空氣動(dòng)力技術(shù)研究院，北京 100071）

隨著彈載設(shè)備的不斷發(fā)展，對(duì)彈載數(shù)據(jù)采集記錄儀的要求也越來越嚴(yán)格。當(dāng)對(duì)巡飛彈載光電吊艙無人機(jī)[1]的飛行控制作數(shù)據(jù)分析時(shí)，傳統(tǒng)采集卡的體積過大和可靠性不夠高，雖然能達(dá)到高采樣精度和采樣率，但是面臨導(dǎo)彈內(nèi)部的高沖擊和高過載環(huán)境[2]，普通采集卡難以滿足需求。文中提出一種高集成度的數(shù)據(jù)記錄儀設(shè)計(jì)方法，該記錄儀具有高精度高采樣率，同時(shí)具備高可靠性和低功耗以及微小體積和質(zhì)量，可適配于彈載無人機(jī)。傳統(tǒng)采集卡通常不考慮體積大小，通過大規(guī)模模擬電路設(shè)計(jì)達(dá)到更高更穩(wěn)定的采樣；文中通過簡(jiǎn)單的電路設(shè)計(jì)和FPGA 核心采集時(shí)序設(shè)計(jì)優(yōu)化使采集效率更高，硬件更簡(jiǎn)單易調(diào)試，軟件更便于移植。傳統(tǒng)彈載數(shù)據(jù)記錄儀在使用USB 或串口通信時(shí)通常會(huì)面臨無法實(shí)時(shí)監(jiān)測(cè)數(shù)據(jù)或數(shù)據(jù)傳輸緩慢的問題[3]，遙測(cè)數(shù)據(jù)會(huì)導(dǎo)致信號(hào)傳輸不穩(wěn)定，故通常采用“先記錄再讀取”的方式；該設(shè)計(jì)通過FPGA 高速采集算法，同步采集信號(hào)和傳輸信號(hào)，實(shí)現(xiàn)了設(shè)備測(cè)試期間的實(shí)時(shí)監(jiān)測(cè)，非測(cè)試期間的大容量存儲(chǔ)。

1 系統(tǒng)總體架構(gòu)及方案

1.1 系統(tǒng)指標(biāo)要求

由于彈載系統(tǒng)裝置于無人機(jī)的光電系統(tǒng)上，故有如下特殊要求：

1）高采樣率：沖擊信號(hào)需達(dá)到100 kHz 的采樣頻率，其余信號(hào)需達(dá)到10 kHz 的采樣頻率，且要求所有通道并行采集和處理。

2）低功耗：該系統(tǒng)用于無人機(jī)載光電系統(tǒng)，故需選用低功耗的器件和芯片。

3）高精度：此系統(tǒng)采集數(shù)據(jù)用于無人機(jī)飛行控制和安全性保證，采集精度要求為0.5%FS。

4）多源：要求分析彈內(nèi)收到的沖擊、振動(dòng)、過載、溫度信號(hào)，其中的力學(xué)物理量為正交三軸方向，共采集10 路信號(hào)。

1.2 系統(tǒng)總體設(shè)計(jì)

系統(tǒng)總體架構(gòu)如圖1 所示，傳感器將接收到的沖擊、振動(dòng)、過載、溫度信號(hào)先通過信號(hào)調(diào)理電路，將原始信號(hào)經(jīng)過模擬信號(hào)濾波、電荷放大、電荷信號(hào)轉(zhuǎn)電壓信號(hào)等操作將其轉(zhuǎn)化為ADC 模數(shù)轉(zhuǎn)換器能夠采集的電壓范圍[4]，ADC 將其轉(zhuǎn)化為數(shù)字信號(hào)，進(jìn)入到FPGA。FPGA對(duì)數(shù)字信號(hào)進(jìn)行編幀、解碼等操作[5]，將數(shù)據(jù)存入到存儲(chǔ)卡中。當(dāng)彈上系統(tǒng)回收以后[6]，上位機(jī)可通過FPGA 讀取存儲(chǔ)卡內(nèi)的數(shù)據(jù)，將其有序地顯示出來；同時(shí)在地面做實(shí)驗(yàn)時(shí)可以直接通過USB 實(shí) 時(shí)讀取 數(shù)據(jù)[7]。

圖1 系統(tǒng)總體架構(gòu)

2 硬件系統(tǒng)設(shè)計(jì)

2.1 硬件器件選型

為滿足低功耗低成本和性能的平衡，該設(shè)計(jì)選用了XILINX 的Spartan6 系列FPGA 作為控制核心[8]，該芯片具有43 661 個(gè)邏輯單元、2 088 kb 的Block RAM 空間，支持DDR3，具有218 個(gè)I/O 口，完全滿足設(shè)計(jì)要求。

在ADC 的選型上，為滿足最高單路100 kHz 的要求，設(shè)計(jì)選用ADI 公司的AD7606 模數(shù)轉(zhuǎn)換芯片[9]。AD7606 內(nèi)置8 個(gè)獨(dú)立ADC 通道，可并行采集8 路數(shù)據(jù)，具有16 bit 精度，最高采樣率可達(dá)200 kSPS，屬于SAR 型ADC。

對(duì)于通信方式，該設(shè)計(jì)選擇USB2.0，采用FTDI公司的控制芯片F(xiàn)T232H。FT232H 芯片是一款單通道高速USB 轉(zhuǎn)UART/FIFO 接口芯片，能夠用于各種串行和并行I/O 配置，包含專有動(dòng)態(tài)雙向數(shù)據(jù)總線，可通過外部存儲(chǔ)器EEPROM 完成其工作模式的配置。它不僅支持異步串行接口（UART），還通過其內(nèi)建的多重協(xié)議同步串行引擎（MPSSE）支持許多同步I/O 接口，如SPI、I2C、JTAG 及FPGA 接口。

數(shù)據(jù)存儲(chǔ)部分作為整個(gè)系統(tǒng)的數(shù)據(jù)載體，承擔(dān)著存儲(chǔ)由ADC 產(chǎn)生的數(shù)據(jù)的任務(wù)。該設(shè)備的存儲(chǔ)系統(tǒng)選用鎂光公司的MTFC16GAPALNA 芯片存儲(chǔ)數(shù)據(jù)；eMMC 存儲(chǔ)芯片將NAND FLASH 與控制器MMC 接口封裝在一起，控制器負(fù)責(zé)Flash 的無效塊檢測(cè)、讀寫、ECC 校驗(yàn)等[10]，可大幅度提高數(shù)據(jù)的讀寫速度。

2.2 模擬信號(hào)調(diào)理電路

圖2（a）所示為調(diào)理電路的電流源設(shè)計(jì)部分，PSSI2021SAY 芯片為一款標(biāo)準(zhǔn)恒流源驅(qū)動(dòng)器，對(duì)R90外置電阻改變阻值可輸出15 μA～50 mA 的穩(wěn)定輸出電流，為傳感器提供激勵(lì)電流。該芯片集成了內(nèi)部電阻、PNP 三極管和兩個(gè)二極管，有助于減少電路板面積。其中，外置電阻和電流輸出的關(guān)系為：

圖2（b）所示為對(duì)圖2（a）輸出的保護(hù)電路和運(yùn)算放大電路。BAV199 是由內(nèi)部有兩個(gè)二極管的保護(hù)電路，其中公共端3 接輸入信號(hào)，1 和2 分別接電源正和地，這樣信號(hào)線上若出現(xiàn)高于正電源的信號(hào)則被釋放到正電源，出現(xiàn)負(fù)電壓的信號(hào)則被釋放到地線上。OPA2171AIDCUR 芯片為一個(gè)運(yùn)算放大器，該芯片規(guī)定輸入為+2.7～+36 V，具有低失調(diào)、飄移和低靜態(tài)電流的帶寬。在該調(diào)理電路中，該芯片主要功能是將原始電壓信號(hào)放大至ADC 能夠采集的范圍。

圖2 模擬信號(hào)調(diào)理電路

2.3 溫度信號(hào)調(diào)理電路

如圖3 所示，選取AD8495 芯片作為設(shè)計(jì)的熱電偶核心調(diào)理模塊，基于低功耗、高集成度的設(shè)計(jì)理念，AD8495 滿足要求。核心器件AD8495 作為一種熱電偶放大器，本身具備的集成溫度傳感器執(zhí)行冷結(jié)補(bǔ)償。①AD8495 對(duì)25 ℃環(huán)境溫度進(jìn)行了優(yōu)化，額定環(huán)境溫度范圍為0～25 ℃；②固定增益儀表放大器放大熱電偶的小電壓，已提供5 mV/℃的輸出，AD8495 對(duì)K 型熱電偶的儀表放大增益為122.4；③具有高共模抑制性能，能夠抑制熱電偶的長(zhǎng)引線帶來的共模噪聲[11]。TC_2 為后端輸出電壓信號(hào)，直接被采集卡采集。

圖3 熱電偶溫度補(bǔ)償

2.4 ADC采集電路設(shè)計(jì)

兩片AD7606 芯片構(gòu)成采集電路，圖4 所示為其中一片和FPGA 交互設(shè)計(jì)圖。由于是同步采樣，故兩片ADC 的控制引腳通過短接接入FPGA，數(shù)據(jù)端口獨(dú)立接入FPGA。

圖4 ADC采集電路設(shè)計(jì)

兩片公共控制的信號(hào)如下：OS0-3 控制ADC 的過采樣倍數(shù)；CONVSTAB 將AD 芯片的CONVSTA 和CONVSTB 兩個(gè)引腳短接在一起，使得ADC 可以同步采樣；CS 控制片選；BUSY 表示輸出繁忙，CONVSTAB 到達(dá)上升沿之后，此引腳變?yōu)楦唠娖?，直到?shù)據(jù)轉(zhuǎn)換完成，此引腳下降沿表示數(shù)據(jù)已經(jīng)被存入寄存器，可以讀??；RANGE 引腳輸入高電平，表示ADC 的輸入電壓范圍是±10 V；RD/SCLK 設(shè)置為SPI協(xié)議的時(shí)鐘。

數(shù)據(jù)端口如下：DB7/8 為ADC 的串行讀數(shù)模式的輸出端口，DB7 輸出為通道V1～V4，DB8 輸出為通道V5～V8。

2.5 USB通信電路設(shè)計(jì)

數(shù)據(jù)在FPGA 內(nèi)部經(jīng)過濾波編碼以后直接通過USB 將數(shù)據(jù)傳輸?shù)缴衔粰C(jī)。將FT232H 配置為245同步并行FIFO 模式，傳輸速率為40 MB/s。USB_D0～USB_D7 接口為一個(gè)位寬為8 bit 的雙向數(shù)據(jù)端口，即數(shù)據(jù)總線。USB_D8～USB_D13 位狀態(tài)總線，分別是時(shí)鐘、FIFO 數(shù)據(jù)可讀標(biāo)志、FIFO 數(shù)據(jù)可寫標(biāo)志、輸出使能、讀/寫數(shù)據(jù)輸出使能6 個(gè)控制端口。四線USB 接口線纜直接接入上位機(jī)，采用LabView 編寫上位機(jī)觀測(cè)數(shù)據(jù)。電路設(shè)計(jì)接口部分如圖5 所示。

圖5 USB通信電路設(shè)計(jì)

3 FPGA邏輯設(shè)計(jì)

3.1 FPGA邏輯設(shè)計(jì)

系統(tǒng)FPGA 內(nèi)部邏輯設(shè)計(jì)和數(shù)據(jù)流如圖6 所示。

圖6 FPGA邏輯流程圖

設(shè)計(jì)采用Verilog 語言在ISE14.7 平臺(tái)上實(shí)現(xiàn)了ADC 數(shù)據(jù)采集、數(shù)據(jù)緩存、數(shù)字信號(hào)濾波、數(shù)據(jù)存儲(chǔ)及通信等功能。

3.2 AD7606加速采集邏輯

現(xiàn)存的多數(shù)采集卡常根據(jù)ADC 器件的時(shí)序圖直接設(shè)計(jì)采集邏輯，在設(shè)計(jì)靈活度上有缺陷，在采集速度上也容易受到FPGA 的門延時(shí)以及狀態(tài)機(jī)等的影響。因此為了系統(tǒng)的靈活性，在器件選型上使用了多功能的AD7606 作為數(shù)模轉(zhuǎn)換芯片。

通常為了控制簡(jiǎn)單，便于編寫代碼，會(huì)選擇使用AD7606 的并行讀取模式，很少使用串行讀取模式。但AD7606 的最大讀取速度為200 kHz，并行讀取涉及到多個(gè)線路的控制，期間的延時(shí)會(huì)影響最終的效率，且并行讀取模式和FPGA 使用同一個(gè)時(shí)鐘，容易出現(xiàn)時(shí)序難以控制的問題。

為避免并行模式帶來的一系列問題，該設(shè)計(jì)將AD7606 配置為雙通道高速串行接口，將10 個(gè)通道的傳感器模擬電壓值經(jīng)過A/D 轉(zhuǎn)換成16 位二進(jìn)制數(shù)，然后發(fā)送給FPGA 作后續(xù)處理。

AD7606 轉(zhuǎn)換過程如下：同步采樣信號(hào)線CONVSTAB 被激勵(lì)，由低電平變?yōu)楦唠娖?，表示ADC內(nèi)部正在進(jìn)行數(shù)模轉(zhuǎn)換，此時(shí)外部設(shè)備（如FPGA）不能進(jìn)行讀取。當(dāng)CONVSTAB 變?yōu)楦唠娖揭院?，?jīng)過最多40 ns，BUSY 信號(hào)變?yōu)楦唠娖?，BUSY 信號(hào)為高表示正在轉(zhuǎn)換數(shù)據(jù)，不能讀取。BUSY 信號(hào)的高電平時(shí)間為轉(zhuǎn)換時(shí)間，介于3.45 μs 與4.15 μs 之間。當(dāng)BUSY信號(hào)變?yōu)榈碗娖綍r(shí)，表示數(shù)據(jù)已經(jīng)轉(zhuǎn)換完畢[13-16]；CONVSTAB 在后續(xù)也會(huì)再次下降，CONVSTAB 高電平脈沖時(shí)間為25 ns。片選CS 必須在BUSY 下降沿之后才能使能，CS 有效時(shí)FPGA 才能讀取數(shù)據(jù)。當(dāng)運(yùn)行在并行模式時(shí)，F(xiàn)IRSTDATA 會(huì)在第一個(gè)通道讀取期間產(chǎn)生一個(gè)高脈沖；當(dāng)運(yùn)行在串行模式時(shí)，F(xiàn)IRSTDATA 會(huì)在讀完第一通道數(shù)據(jù)后產(chǎn)生一個(gè)高脈沖。

為加速采集速率，在電路設(shè)計(jì)和邏輯設(shè)計(jì)上采用了一種加速策略，將多余的引腳懸空，不在邏輯里面體現(xiàn)，從而去掉不必要的判斷過程，減小采樣間隔，增大采樣速率[17-20]。如圖4 中的電路設(shè)計(jì)，系統(tǒng)將FIRSTDATA 引腳和BUSY 引腳懸空，不對(duì)其控制。

系統(tǒng)外部使用50 MHz 時(shí)鐘頻率，具體控制時(shí)序如圖7 所示。根據(jù)AD 硬件時(shí)序，CONVSTAB 下降沿有效，表示開始啟動(dòng)AD7606；T1 表示設(shè)置的等待時(shí)間，此處設(shè)計(jì)為等待20 個(gè)時(shí)鐘(0.4 μs)，以保證復(fù)位效果良好。T2 為開始啟動(dòng)命令的保持時(shí)間，為加速采集，此處判斷下降之后，只等待2 個(gè)時(shí)鐘便拉高CONVSTAB，表示數(shù)據(jù)轉(zhuǎn)換開始。AD7606 的轉(zhuǎn)換時(shí)間典型值為4 μs，因此在此處做一個(gè)延時(shí)等待，即200 個(gè)時(shí)鐘；完成以后立即將CS 和SCLK 置低電平。SCLK 為FPGA 通過PLL 產(chǎn)生的一個(gè)時(shí)鐘，頻率為17 MHz；當(dāng)CS 保持低電平時(shí)，在每一個(gè)SCLK 的上升沿時(shí)FPGA 讀取一次信號(hào)，每次讀1 bit，采用移位寄存器的方式存儲(chǔ)。AD7606 的精度為16 bit，故每個(gè)通道要使用16個(gè)時(shí)鐘，每個(gè)讀取周期可以讀取4個(gè)通道。如圖7 所示，DOUTA/B_AD1～2 為兩片AD7606拼成的10 通道數(shù)據(jù)；使用64 個(gè)SCLK 可以讀完所有數(shù)據(jù)。T4 為讀取數(shù)據(jù)的時(shí)間，T5 為下一次采集的等待時(shí)間，可以在FPGA 里面縮短T5。

圖7 采集邏輯時(shí)序圖

3.3 存儲(chǔ)邏輯

數(shù)據(jù)寫入過程：在eMMC 進(jìn)入傳輸模式之后發(fā)送CMD16 命令，設(shè)置寫數(shù)據(jù)塊長(zhǎng)度；再發(fā)送CMD24命令，開始單塊寫操作，將RAM 數(shù)據(jù)寫入eMMC，依次寫入起始位、數(shù)據(jù)位、CRC16 校驗(yàn)碼與結(jié)束位。數(shù)據(jù)發(fā)送完畢后，eMMC 器件會(huì)根據(jù)接收到的數(shù)據(jù)進(jìn)行CRC16 校驗(yàn)比對(duì)，校驗(yàn)成功后才將數(shù)據(jù)存儲(chǔ)到FLASH 里面，即存儲(chǔ)完成。

數(shù)據(jù)讀取過程：FPGA 在接收到上位機(jī)發(fā)出的讀取命令后，主動(dòng)向eMMC 控制器發(fā)送讀數(shù)命令。首先判斷eMMC 后端RAM 是否寫滿，若寫滿則繼續(xù)向里面寫數(shù)據(jù)；若未滿，則發(fā)送CMD17 命令，開始讀數(shù)據(jù)操作。當(dāng)檢測(cè)到其為有效時(shí)，開始讀數(shù)據(jù)，并且實(shí)時(shí)CRC 校驗(yàn)，并對(duì)讀取數(shù)據(jù)進(jìn)行計(jì)數(shù)。當(dāng)計(jì)數(shù)到規(guī)定數(shù)據(jù)塊長(zhǎng)度時(shí)，接收端進(jìn)行數(shù)據(jù)接收，并將接收到的數(shù)據(jù)CRC 校驗(yàn)與eMMC 的CRC 校驗(yàn)對(duì)比，判斷數(shù)據(jù)接收是否正確，完成一次數(shù)據(jù)的讀取操作。

3.4 通信邏輯

讀數(shù)據(jù)期間，首先FT232H 拉低RXF#信號(hào)，表明FT232H 芯片有數(shù)據(jù)等待讀出，此時(shí)還不能讀數(shù)據(jù)，總線上的數(shù)據(jù)并不是真實(shí)有效的數(shù)據(jù)。這個(gè)信號(hào)相當(dāng)于一個(gè)提示，接收到RXF#信號(hào)后，用戶(FPGA）需要拉低OE#，使能FT232H 的數(shù)據(jù)輸出，大約9 ns 后，總線上開始出現(xiàn)有效數(shù)據(jù)，此時(shí)用戶拉低RD#就可以從FT232H 的FIFO 中讀取數(shù)據(jù)，這里RD#晚于ОE#一個(gè)時(shí)鐘周期動(dòng)作即可，既可以保證數(shù)據(jù)準(zhǔn)確，也保證了速率。

寫數(shù)據(jù)期間，當(dāng)FT232H 的數(shù)據(jù)寫FIFO 未被寫滿時(shí)，拉低TXF#，表示FT232H 可以接收FPGA 發(fā)送過來的數(shù)據(jù)。FPGA 拉低WR#，這時(shí)數(shù)據(jù)就能寫到FT232H 中。通過狀態(tài)機(jī)對(duì)FT232H 進(jìn)行數(shù)據(jù)讀寫。狀態(tài)機(jī)實(shí)現(xiàn)簡(jiǎn)單的讀寫跳轉(zhuǎn)，上電后程序處于空閑狀態(tài)，此狀態(tài)下程序首先檢測(cè)RXF#是否為0，是則進(jìn)入READ 讀狀態(tài)；RXF#不為0 時(shí)，檢測(cè)TXE#是否為0，并且判斷FPGA 內(nèi)部FIFO 是否為非空（即empty=0），同時(shí)滿足時(shí)進(jìn)入WRITE 寫狀態(tài)。在讀狀態(tài)，如果檢測(cè)到RXF#拉高則回到空閑狀態(tài)，如果檢測(cè)到TXE#拉高，或者FPGA 內(nèi)部FIFO 為空（即empty=1），則回到空閑狀態(tài)。

4 測(cè)試結(jié)果及分析

4.1 實(shí)時(shí)讀取功能測(cè)試

通過USB 讀取功能的上位機(jī)對(duì)系統(tǒng)的實(shí)時(shí)采集作驗(yàn)證，連接相應(yīng)的傳感器，加一組正弦信號(hào)，效果如圖8 所示。上側(cè)為沖擊信號(hào)實(shí)時(shí)采集界面，下側(cè)為振動(dòng)、過載和溫度信號(hào)的實(shí)時(shí)采集界面。因沖擊信號(hào)要求100 kHz 的采樣率，其余信號(hào)為10 kHz 采樣率，故使用兩個(gè)窗口觀測(cè)，以避免內(nèi)存溢出造成畫面卡頓。

圖8 實(shí)時(shí)采集界面

4.2 數(shù)據(jù)分析

通過模擬信號(hào)源分別給采集系統(tǒng)輸入幅值為4 000 mV、頻率100 Hz 的信號(hào)和室溫約21 ℃溫度輸入量的值以測(cè)試系統(tǒng)指標(biāo)。為便于驗(yàn)證數(shù)據(jù)和分析數(shù)據(jù)，實(shí)驗(yàn)將采用存儲(chǔ)模式將數(shù)據(jù)存儲(chǔ)在eMMC 中，通過數(shù)據(jù)采集系統(tǒng)專用的上位機(jī)軟件對(duì)數(shù)據(jù)進(jìn)行讀取。采集頻率和信號(hào)源頻率相對(duì)較高，圖9 中展示了每一個(gè)傳感器采集10 000個(gè)點(diǎn)的采集信號(hào)情況。在相同時(shí)間采集數(shù)量下，沖擊信號(hào)得到的信號(hào)頻率低于振動(dòng)、過載、溫度信號(hào)頻率的10 倍，驗(yàn)證了沖擊信號(hào)通道采樣率100 kHz，其余通道采樣率10 kHz。

圖9 信號(hào)讀取

為測(cè)試數(shù)據(jù)采集精度，將采集到的標(biāo)準(zhǔn)源信號(hào)數(shù)據(jù)作計(jì)算和處理，對(duì)每個(gè)通道的峰值、平均值、誤差等進(jìn)行計(jì)算。

系統(tǒng)要求對(duì)模擬電壓的AD 采集精度為0.5%FS，實(shí)驗(yàn)的標(biāo)準(zhǔn)輸入信號(hào)為4 000 mV，所以采集卡容許的精度為0.5%·(±4 000 mV)=±20 mV；溫度為0.5%·220 ℃=1.1 ℃。

計(jì)算結(jié)果如表1 所示。

表1 計(jì)算結(jié)果

經(jīng)過實(shí)驗(yàn)驗(yàn)證，系統(tǒng)采集卡的采樣率和采樣精度已滿足工程要求，對(duì)模擬電壓的采集精度比要求的±20 mV 高出大約一倍。

5 結(jié)束語

此彈載無人機(jī)信號(hào)采集系統(tǒng)能夠?qū)崿F(xiàn)多通道、多種類型信號(hào)的并行采集。針對(duì)ADC 芯片開發(fā)使用的FPGA 采集加速優(yōu)化方法具有實(shí)用價(jià)值，為其他芯片的FPGA 控制邏輯設(shè)計(jì)提供了參考方法。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)滿足采集精度和采樣頻率的要求，且可以以不同的采樣率采集多種信號(hào)源。對(duì)比傳統(tǒng)的彈載數(shù)據(jù)采集設(shè)備，文中所設(shè)計(jì)的設(shè)備具有以下優(yōu)勢(shì)：實(shí)現(xiàn)對(duì)4 個(gè)傳感器的同時(shí)采集；上位機(jī)可以直接觀察模擬信號(hào)曲線。

不足之處在于文中未針對(duì)傳感器自身的精度提升和校準(zhǔn)作出說明，在安裝傳感器之前應(yīng)先對(duì)傳感器進(jìn)行校正。另外，eMMC 存儲(chǔ)設(shè)計(jì)方面只使用了經(jīng)典電路設(shè)計(jì)和時(shí)序設(shè)計(jì)方法，沒有對(duì)大數(shù)據(jù)的存儲(chǔ)空間作優(yōu)化，后續(xù)可在此方面繼續(xù)探索研究。