一種10 bit電流舵型DAC 的設計與仿真

王 冠，張 靜

（北方工業(yè)大學信息學院，北京 100144）

隨著科技信息化的發(fā)展，通信系統(tǒng)給人們?nèi)粘Ｉ顜砹硕喾矫娴挠绊?，成為了生活中不可或缺的一部分。所以在這個高度信息化的時代，以二進制形式傳輸信號的需求量越來越大，對信號傳輸?shù)馁|(zhì)量要求也越來越高。然而，可直觀獲取的信號本質(zhì)上都是模擬信號，需要將其轉換為數(shù)字信號供電子設備識別處理，處理后的數(shù)字信號又要被轉換成模擬信號供后一級接收[1]。所以，數(shù)據(jù)轉換器在信號處理流程中是必不可少的。

在集成電路產(chǎn)業(yè)中，無論是從科研角度，還是從商業(yè)角度來說，數(shù)模轉換器都是研究的熱門。然而，數(shù)模轉換器傳統(tǒng)架構卻是十分程序化的，其內(nèi)部電路存在冗余模塊，這會增加額外的功耗以及芯片使用面積。而現(xiàn)在的電子設備發(fā)展趨勢為小型化、低功耗、高精度。高速DAC 結構主要應用于視頻信號處理、直接數(shù)字信號的合成、無線信號的發(fā)射等[2]。電流舵型DAC 由于速度快、寬頻帶、對寄生參數(shù)不敏感等優(yōu)點被廣泛應用于通信領域[3]。

文中提出了一種采用低溫漂、高精度的基準電流源替代傳統(tǒng)DAC 結構中使用到的帶隙基準電壓源及電壓-電流轉換電路，此舉大幅度降低了芯片使用面積以及動態(tài)功耗；對于版圖布局，文中提出了一種采用中高位電流源交叉排列形式的版圖布局方法，相比于傳統(tǒng)電流源布局方法大大降低了布局、走線難度。DAC 在后仿真中仍然保持高性能，說明此方法有效降低了由寄生參數(shù)引起的梯度誤差和隨機誤差。

1 基本架構

分段式電流舵型DAC 的電流源由二進制碼、溫度計碼兩種形式控制。二進制碼的優(yōu)點是電路結構簡單、無需譯碼電路、版圖面積小、易于集成，缺點是轉換過程中會產(chǎn)生較大的毛刺、單調(diào)性差；溫度計碼的優(yōu)點是轉換毛刺小、單調(diào)性好，缺點是需要譯碼電路這一額外的模塊、版圖所占面積會增大。綜合考慮兩種編碼形式的優(yōu)劣，文中設計采用“6+4”式分段，即高6 位采用溫度計碼、低4 位采用二進制碼，從而得到面積和性能之間的平衡[4]。

設計的DAC 基本架構如圖1 所示。整體架構分為兩部分，其中數(shù)字部分電壓為1.2 V，這一部分包含寄存器、譯碼器、延時單元、時鐘驅動電路和鎖存器模塊；模擬部分電壓為2.5 V，這一部分由電流源與開關陣列、基準電流源以及偏置電路組成。電流源與開關陣列是DAC 最關鍵的部分，它所需要的差分開關信號由數(shù)字部分的差分輸出提供，其輸出的電流由鏡像基準電流源的輸出電流得到。

圖1 10 bit電流舵型DAC的結構框圖

2 關鍵部分模塊設計

2.1 基準電流源

在高精度數(shù)模轉換器中，帶隙基準源電路作為基準電流源，其精度直接決定了單位電流源的性能[5]。電流源與開關陣列里的電流是通過基準電流源的輸出鏡像過來的，而這個電流會直接影響DAC 的輸出。參考電流的溫度特性會影響DAC 的靜態(tài)性能，即INL[6]。傳統(tǒng)結構的BGR 基準電壓的溫度特性受運算放大器失調(diào)的影響明顯，而且由于存在工藝偏差、失配等因素，傳統(tǒng)BG 的精度較低[7]。

文中設計去掉了傳統(tǒng)的帶隙基準電壓源及電壓-電流轉換電路，改用一個基準電流源，目的是降低芯片的使用面積以及動態(tài)功耗。對于基準電流源的要求是最終輸出的電流要具有高精度（輸出值為5 μA）及低溫漂系數(shù)（＜10 ppm/℃）。

芯片正常工作時，電流的存在導致其內(nèi)部會產(chǎn)生熱量，從而迫使周圍溫度升高；而在一些特殊情況下，例如北方冬天的室外，芯片則會工作在寒冷的環(huán)境中。要想使得芯片在各種溫度中都能正常工作，首先就要保證這個電流在各種溫度條件下都是穩(wěn)定的。

在30 ℃時，電流達到最低點為小于-5.03 μA，在120 ℃時，電流達到最高點為大于-4.98 μA，最值之差約為50 nA，溫度系數(shù)為3.1 ppm/℃，達到了實驗初期設定的輸出值為5 μA、溫漂系數(shù)＜10 ppm/℃的要求。

2.2 電流源與開關陣列

模擬部分的電流源與開關陣列是整個DAC 的核心，無論是從電路參數(shù)的確認，還是到版圖的布局方式，都是DAC 設計流程中的重中之重。對電流源電路參數(shù)進行確認時，以最低有效位的電流值作為單位參考基準電流Iref。滿量程工作時，低4 位的電流源輸出為：

中3 位的電流源輸出為：

最高3 位的電流源輸出為：

所以DAC 的滿量程輸出為：

若設定單路滿量程輸出電流值為5 mA，則Iref=4.89 μA，由于在系統(tǒng)中還要考慮輸出信號對后級模塊的性能影響，所以設計的Iref=5 μA，滿量程輸出電流值為5.115 mA。在DAC 芯片內(nèi)部，電流源與開關陣列是設計的重點，電路結構雖然簡單，但是其匹配性、輸出阻抗等因素對DAC 的動態(tài)、靜態(tài)性能有直接的影響。

電流源與開關陣列在DAC 整體版圖中占了大部分面積。設計的電流源采用經(jīng)典的PMOS 型cascode 結構，電流源產(chǎn)生電流Iref，并通過開關閉合的那一條支路輸出。SWP、SWN 的輸入是來自于數(shù)字部分鎖存器的差分輸出信號，這一對信號決定著哪一路導通、哪一路截止。差分開關有兩個作用，首先是增加輸出擺幅、減小噪聲；另一個作用是保證了電流通路始終存在，不會影響DAC 的轉換速率，保證電流源的工作狀態(tài)不被改變。

電流源的輸出阻抗與INL、DNL 的關系為：

上面兩式中，k代表開啟的電流源個數(shù)。當所有電流源正常工作時，理想的INL值為0，N代表DAC的分辨率，其中，RL為輸出負載電阻，RO為輸出阻抗，RO越大，INL、DNL越小。

另外，當DAC 的輸出采用差分形式時，對輸出作離散傅里葉變換后的頻域波形中只存在奇次諧波，偶次諧波被抵消掉，從而式（16）可以變?yōu)椋?/p>

可以看出，SFDR也與RO有關，設計時按照SFDR大于75 dB、RL為50 Ω設計，RO應大于1 MΩ。

電流源中的電流為：

其中，Aβ=2%μm,AVTH=7 mV·μm。

由此可以推斷出，對電流源的面積需求表達式為[8]：

當DAC的成品率要求在92%以上時，則C=1.41[9]，此處的N為溫度計碼所占位數(shù)，最終得到DAC 電流源的最小面積為40 μm2，為了節(jié)省芯片面積，電流源尺寸采用W=6.4 μm、L=6.4 μm。

3 關鍵部分版圖設計

在整個DAC 版圖中，所占面積最大的為電流源及開關陣列模塊，其靜態(tài)性能(DNL和INL)與電流源的匹配性和輸出阻抗密切相關[9]。解決該問題的一個更有效的方法是對電流源版圖進行合理規(guī)劃布局。圖7 為電流源的整體布局示意圖，其中A 為二進制碼對應的4 位LSB 電流源，B～H 為高6 位溫度計碼對應的MSB 電流源，均采用隨機游走的方式進行布局。

圖2 電流源整體布局示意圖

設計采用了三段式的分段比例，所以最高位電流源是128 倍的單位電流源，中位電流源是16 倍單位電流源。由于不同位的電流源尺寸差距過大，因此高位和中位電流源的版圖布局顯得格外重要。圖3 所示是設計的MSB 電流源版圖布局，這是一個12×12 的電流源陣列，陰影部分為最高位的電流源，共128個；空白部分為中位的電流源，共16 個。這個陣列是中高位電流源的版圖陣列，此次設計需要B～H 共7 個這樣的陣列。這種布局方式相比于Q2Random Walk 方法，復雜度大大降低，排版方式更加直截了當。從后仿真結果可以看出，一個10 bit 的DAC 性能參數(shù)仍然是十分優(yōu)秀的，這說明此種電流源版圖布局方式能更好地消除梯度誤差和隨機誤差帶來的匹配性問題。

圖3 MSB電流源版圖布局

頂層版圖包含了I/Q 雙通道，兩側的兩個通道在中間共享同一個基準電流源和偏置電路。以中間兩個模塊為標準，兩側的電流源與開關陣列及數(shù)字部分關于這兩個模塊完全對稱，走線長度、模塊間距、模塊布局高度均完全一致。從最底層的MOS 管到各單位電流源的距離、再到各模塊之間的距離完全相同，基本消除了電源線壓降的影響，大大提高了電流源的匹配性，版圖設計直接影響分段式電流舵型DAC 的 性能[11]。

4 仿真結果

設計采用SMIC 的55 nm 1P6M CMOS 標準工藝的Spice 模型，仿真工具是Cadence Spectre。對版圖數(shù)據(jù)進行寄生參數(shù)提取，如連線的寄生電容電阻等，映射到原電路模塊中，以得到更精確的延遲特性[12]，數(shù)字區(qū)域和模擬區(qū)域保持一定的距離，將模擬和數(shù)字的電源、地分開，采用保護環(huán)(guard ring)隔離和屏蔽敏感信號等[13]。仿真后匯總的仿真結果如表1 所示。

表1 DAC后仿真測試結果

表2 是文中仿真結果與其他文獻的仿真結果比較，分析對比所得數(shù)據(jù)可知，文中設計進行了一個很好的參數(shù)折中。對比文獻[13]，文中設計的電路具有更好的性能和更低的功耗；對比文獻[15]，文中設計具有更高的采樣率、SFDR 和更小的面積，并且雙通道功耗也相對較低。該文在對比實驗中取得了不錯的成績，必要時可在輸出端加入低通濾波器[16]，從而取得更優(yōu)異的性能。

表2 性能參數(shù)對比

5 結論

文中設計了一款分辨率為10 bit、采樣頻率為160 MHz、具有I/Q 雙通道的分段式電流舵型DAC，提出了一種用基準電流源作為參考電流源的方法[17-18]，有效降低芯片面積和功耗；采用中高位電流源交叉布局的方法，簡化了版圖的繪制難度，大大降低了由電流源引起的梯度誤差和隨機誤差帶來的匹配性問題，提取寄生參數(shù)后的仿真結果表明，DAC 仍然保持了很高的性能。

綜上所述，設計的DAC 實現(xiàn)了小型化、低功耗、高性能的目標。