一種集成4/5 和8/9 的異步預(yù)分頻器設(shè)計(jì)

張 博,王好博

(西安郵電大學(xué) 電子工程學(xué)院,陜西 西安 710121)

基于鎖相環(huán)(Phase Locked Loop,PLL)的射頻頻率綜合器是收發(fā)機(jī)電路的主要組成部分,主要為無(wú)線收發(fā)系統(tǒng)提供本地振蕩信號(hào)[1]。隨著通信技術(shù)的不斷發(fā)展,無(wú)線通信工作頻段日益提高,部分場(chǎng)景下需求頻段已達(dá)到了幾個(gè)GHz[1-2]。因此對(duì)鎖相環(huán)的要求也逐漸提高,高速、低功耗、小型化已成為追求的目標(biāo)。在鎖相環(huán)中,分頻器和壓控振蕩器是核心模塊,分頻器位于鎖相環(huán)反饋支路上,直接接收來(lái)自壓控振蕩器的信號(hào),工作在頻率綜合器中的最高頻率,其工作速度、工作頻率和功耗決定了整個(gè)頻率綜合器的性能[3]。因此,研究和設(shè)計(jì)一種高頻率、低功耗、面積小的雙模預(yù)分頻器有著重要的意義和價(jià)值[4]。

雙模預(yù)分頻器以D 觸發(fā)器為基本組成單元,近年來(lái)為了提高D 觸發(fā)器的性能,不斷涌現(xiàn)出各種類型的觸發(fā)器電路結(jié)構(gòu)。文獻(xiàn)[4]采用MOS 電流模邏輯電路,設(shè)計(jì)了一個(gè)二分頻器和一個(gè)四分頻器,其中二分頻器最高工作頻率為7.7 GHz,功耗為76.68 μW,四分頻器最高工作頻率為3 GHz,功耗為153 μW。文獻(xiàn)[5]采用真單相位時(shí)鐘控制電路,設(shè)計(jì)了8/9 雙模預(yù)分頻器,其中8/9 雙模預(yù)分頻器的最高工作頻率為5.7 GHz,功耗為6.25 mW。文獻(xiàn)[6]采用電流模邏輯電路設(shè)計(jì)了4/5,8/9 前置分頻器,最高工作頻率可達(dá)10 GHz,功耗為80 mW。

本文采用CMOS 源極耦合邏輯(Source Coupled Logic,SCL)電路,針對(duì)同步分頻器最高頻率受工作速度和D 觸發(fā)器個(gè)數(shù)的影響,設(shè)計(jì)了異步分頻器,提高了電路的工作頻率,并減少了D 觸發(fā)器的個(gè)數(shù),降低了功耗,節(jié)省了芯片面積。由于雙模預(yù)分頻器只能實(shí)現(xiàn)兩種分頻比,為了滿足不同應(yīng)用需求且不增加分頻器的個(gè)數(shù),本文通過(guò)一種電路結(jié)構(gòu)同時(shí)實(shí)現(xiàn)了4/5分和8/9 分的雙模預(yù)分頻器功能,提升了預(yù)分頻器的電路性能,同時(shí)也提高了頻率綜合器的性能。

1 預(yù)分頻器設(shè)計(jì)

分頻器是鎖相環(huán)頻率綜合器的主要模塊之一,其作用是將壓控振蕩器產(chǎn)生的高頻時(shí)鐘進(jìn)行降頻處理,在鑒頻鑒相器的輸入端與參考信號(hào)作比較,通過(guò)鎖相環(huán)路的負(fù)反饋原理,使分頻后的信號(hào)和參考信號(hào)頻率相等且相位對(duì)齊,從而鎖定輸出頻率[7]。雙模預(yù)分頻器主要包括同步預(yù)分頻器和異步預(yù)分頻器兩種結(jié)構(gòu)。

1.1 同步4/5 預(yù)分頻器

同步4/5 預(yù)分頻器的結(jié)構(gòu)框圖如圖1 所示,由四個(gè)SCL-D 觸發(fā)器和兩個(gè)與非門構(gòu)成,當(dāng)Mode 信號(hào)為低電平時(shí),電路的分頻比為4。當(dāng)Mode 信號(hào)為高電平時(shí),電路的分頻比為5。在D 觸發(fā)器1(DFF1)和D 觸發(fā)器2(DFF2)之間再加入兩級(jí)觸發(fā)器即可構(gòu)成同步8/9 分頻器,控制邏輯不變。之所以稱之為同步預(yù)分頻器,是因?yàn)樗膫€(gè)D 觸發(fā)器的輸入為同一個(gè)信號(hào),因此它們的時(shí)鐘會(huì)同步。該種類型分頻器邏輯結(jié)構(gòu)簡(jiǎn)單,得到了很廣泛的應(yīng)用,但雙模預(yù)分頻器電路直接接收來(lái)自壓控振蕩器的輸出信號(hào),工作頻率很高,同步的電路結(jié)構(gòu)使得所有的觸發(fā)器都工作在最高頻率,會(huì)消耗非常大的功耗。當(dāng)有更高分頻比的需求時(shí),只能通過(guò)增加D 觸發(fā)器的個(gè)數(shù)來(lái)實(shí)現(xiàn)。電路過(guò)于冗余且會(huì)造成不正常的循環(huán),電路邏輯會(huì)發(fā)生錯(cuò)誤。異步分頻器會(huì)很好地解決該類問(wèn)題[8-9]。

圖1 同步4/5 預(yù)分頻器結(jié)構(gòu)框圖Fig.1 Synchronous 4-or-5 prescaler structure

1.2 異步8/9 預(yù)分頻器

異步8/9 預(yù)分頻器的結(jié)構(gòu)框圖如圖2 所示,異步8/9 預(yù)分頻器可以看作由同步2/3 分頻器結(jié)構(gòu)和兩個(gè)二分頻器級(jí)聯(lián)以及模式控制電路組成。工作原理為:當(dāng)Mode 信號(hào)為高電平時(shí),模式控制電路的輸出恒為低電平,如圖3 所示虛線框中的2/3 分頻電路工作在2分頻模式,Fin信號(hào)經(jīng)過(guò)2/3 分頻電路二分頻后,再經(jīng)過(guò)DIFF3 和DIFF4 兩級(jí)二分頻器電路,輸出Fout信號(hào)為8 分頻后的信號(hào)。當(dāng)Mode 信號(hào)為低電平時(shí),節(jié)點(diǎn)F為邏輯“1” 時(shí),2/3 分頻電路工作在3 分頻模式;節(jié)點(diǎn)F 邏輯為“0” 時(shí),2/3 分頻電路工作在2 分頻模式,Fin信號(hào)在經(jīng)過(guò)2/3 分頻電路后再經(jīng)過(guò)下面的兩級(jí)二分頻電路,此時(shí)輸出Fout信號(hào)為9 分頻后的信號(hào)。異步分頻器的核心思想是:在進(jìn)行奇數(shù)分頻時(shí),在一個(gè)輸出周期內(nèi),它的輸出有且僅有一個(gè)輸入時(shí)鐘周期與其他周期不同。與具有相同分頻比功能的同步分頻器比較,異步分頻器電路結(jié)構(gòu)在保證邏輯正確的同時(shí),避免了所有D 觸發(fā)器都工作在電路最高頻率,D 觸發(fā)器的數(shù)量也有所減少。尤其當(dāng)需要更高分頻電路時(shí),異步觸發(fā)器所需增加的觸發(fā)器個(gè)數(shù)遠(yuǎn)遠(yuǎn)小于同步觸發(fā)器,大大節(jié)省了芯片的面積和電路整體功耗。

圖2 異步8/9 分頻器結(jié)構(gòu)框圖Fig.2 Asynchronous 8-or-9 prescaler structure

1.3 集成4/5 和8/9 異步預(yù)分頻器

集成4/5 分和8/9 分異步預(yù)分頻器的結(jié)構(gòu)框圖如圖3 所示,電路由四個(gè)D 觸發(fā)器、一個(gè)模式控制電路和四個(gè)傳輸門組成。框圖上面部分構(gòu)成2/3 分頻的D 觸發(fā)器與邏輯門電路進(jìn)行了合并,構(gòu)成了集成門電路的D 觸發(fā)器。集成4/5 分和8/9 分異步預(yù)分頻器電路通過(guò)四個(gè)傳輸門和模式控制電路來(lái)實(shí)現(xiàn)不同分頻模式的切換,當(dāng)開關(guān)SW0=1,SW0B=0,且SW1=0,SW1B=1 時(shí),傳輸門T1、T2 導(dǎo)通,傳輸門T3、T4 關(guān)斷,輸出4 或5 分頻信號(hào)。當(dāng)開關(guān)SW0=0,SW0B=1,且SW1=1,SW1B=0 時(shí),傳輸門T3、T4 導(dǎo)通,傳輸門T1、T2 關(guān)斷,輸出8 或9 分頻信號(hào)。當(dāng)控制信號(hào)MODE=0,MODEB=1時(shí),模式控制輸出信號(hào)在高低電平之間切換,控制2/3分頻電路工作模式在2 或3 分頻之間切換,整體電路工作在5 或9 分頻模式。當(dāng)MODE=1,MODEB=1 時(shí),模式切換電路輸出恒為低電平,2/3 分頻電路一直工作在2 分頻模式,整體電路工作在4 或8 分頻模式。

圖3 集成4/5 分和8/9 分異步預(yù)分頻器結(jié)構(gòu)框圖Fig.3 Integrated 4-or-5 and 8-or-9 asynchronous prescaler structure

2 電路設(shè)計(jì)

2.1 SCL D 觸發(fā)器電路

源極耦合邏輯(SCL)電路由兩個(gè)鎖存器級(jí)聯(lián)組成,其電路原理圖如圖4 所示,其中M1和M2,M8和M9為兩對(duì)采樣對(duì)管,采樣管負(fù)責(zé)信號(hào)的輸入輸出,信號(hào)從其柵極差分輸入,漏極差分輸出;M3和M4,M10和M11為兩對(duì)交叉耦合對(duì)管,也被稱作鎖存管,為環(huán)形電路提供負(fù)阻,確保電路能保持振蕩,并形成正反饋。鎖存管會(huì)鎖定前一時(shí)刻采集到的信號(hào),當(dāng)下一個(gè)時(shí)刻時(shí)鐘信號(hào)到來(lái)的時(shí)候,前一時(shí)刻采集到的信號(hào)才能被發(fā)送到下一級(jí)。R1,R2,R3,R4為負(fù)載電阻,也被稱作上拉電阻,電阻有兩方面的作用,一方面會(huì)形成壓降,可以限制電路的輸出擺幅。一方面可以通過(guò)檢驗(yàn)電阻兩端的電流檢驗(yàn)環(huán)路的自諧振情況[10]。

圖4 SCL 電路原理圖Fig.4 SCL schematic

MOS 管M5和M6,M12和M13為兩對(duì)時(shí)鐘輸入對(duì)管,其中M5和M13接正向時(shí)鐘信號(hào)CLKP,M6和M12接反向時(shí)鐘信號(hào)CLKN,MOS 管M7和M14作為尾電流源,其作用主要是在直流偏置電壓的控制下,為電路提供穩(wěn)定的工作電流。

整體電路可分為三部分:由電阻組成的上拉網(wǎng)絡(luò),MOS 管組成的下拉網(wǎng)絡(luò)和恒定電流源[11-12]。SCL 電路是一種靜態(tài)的差分結(jié)構(gòu),在任意時(shí)間,電流僅會(huì)導(dǎo)向其中一條支路,導(dǎo)向哪條支路取決于輸入的時(shí)鐘信號(hào)和下拉網(wǎng)絡(luò)要實(shí)現(xiàn)的邏輯[13]。沒有電流導(dǎo)向的支路輸出恒為Vdd,而電流導(dǎo)向的支路由于上拉電阻的存在,輸出電壓被限制在Vdd-IssR。圖5 為鎖存器等效電路,A,B 節(jié)點(diǎn)與圖4 中的A,B 節(jié)點(diǎn)相對(duì)應(yīng)。C1,C2為A,B 兩點(diǎn)的寄生電容,V1,V2分別表示兩條支路的電壓,Iss表示尾電流源,R為上拉電阻的阻值。

圖5 輸出信號(hào)從高到低階段的等效電路圖Fig.5 Equivalanet circuit when output singal changes state from “high” to “l(fā)ow”

下面分析電路工作頻率的影響因素,首先定義輸出“高” 和“低” 的值。當(dāng)t=0 時(shí),時(shí)鐘信號(hào)變高,輸入D 為高,C1會(huì)放電至Vdd-IssR,該電壓為低。同理,C1充電時(shí)直到Vdd停止,該電壓為高。假設(shè)在t<0時(shí),輸出Q 是低,那么C1被充電至高,C2會(huì)放電為低,V1(0)=Vdd,V2(0)=Vdd-IssR。假設(shè)MOS 管足夠快速切換電流。當(dāng)t=0+時(shí),電流通過(guò)M1流向M5,在0

將初始條件V1(0)=Vdd代入一階線性微分方程(1),解得:

同理在B 點(diǎn)應(yīng)用KCL 可得:

將初始條件V2(0)=Vdd-IssR代入式(3)可得:

因此半個(gè)時(shí)鐘周期長(zhǎng)度必須滿足:

當(dāng)式(5)的條件滿足,鎖存電路導(dǎo)通后,V2(t)將進(jìn)一步增大,V1(t)繼續(xù)放電,輸出會(huì)鎖定為高。定義V1(t)放電電壓和V2(t)充電電壓相等時(shí)的時(shí)間為Tr,時(shí)鐘周期必須滿足T>Tr。將式(2)和(4)代入式(5),可得:

從式(6)中可以看出C1,C2的不同主要是來(lái)源于MOS 管M1和M2導(dǎo)通和關(guān)斷的差異,C1=C2時(shí)結(jié)果最優(yōu),假設(shè)C1=C2=C,代入式(6)可得:

從式(8)中可以看出降低電阻R可以提高電路的工作頻率,但R的大小與起振條件息息相關(guān),主要取決于交叉耦合管,交叉耦合管為電路提供負(fù)阻,從而和正電阻抵消,保證電路環(huán)路增益始終大于1[14-15],所以起振條件應(yīng)滿足:

式中,gm3,4為MOS 管M3和M4的跨導(dǎo)。將式(9)代入式(8)可得:

在鎖存階段開始時(shí),Iss均等地流過(guò)M5和M6,M3和M4對(duì)稱的柵極和漏極電勢(shì)相等,M3和M4應(yīng)處于飽和區(qū),將式(11)和(12)代入式(10):

從式(13)可以看出,最高頻率隨著Iss的增大而增大,但增大Iss的同時(shí),功耗也會(huì)增加。而且,在固定電源電壓下,Iss的值增加到某一水平時(shí),只有增加MOS管的尺寸才能有限增大工作頻率,但這同時(shí)又會(huì)增加電容C的值。本文通過(guò)適當(dāng)減少C的大小來(lái)提高工作頻率,在保證M1和M2跨導(dǎo)足夠強(qiáng)大可以快速切換電流的條件下,通過(guò)減小M3和M4的尺寸,使得C降低。

2.2 集成門電路的SCL D 觸發(fā)器電路

集成門電路的電路原理圖如圖6 所示。其中M1和M2組成了與門,M3和M4組成了或門。把門電路作為獨(dú)立的模塊加入電路中會(huì)降低信號(hào)傳輸?shù)臅r(shí)效性,且增加電路版圖的負(fù)擔(dān),增大芯片的面積。集成門電路的SCL電路不僅使得電路結(jié)構(gòu)設(shè)計(jì)更簡(jiǎn)便,而且消除了邏輯門模塊帶來(lái)的寄生參數(shù),仿真結(jié)果表明這種結(jié)構(gòu)的D 觸發(fā)器相比普通結(jié)構(gòu),其工作速度提高了10%～20%[16-17]。

圖6 集成門電路的SCL 電路原理圖Fig.6 SCL circuit with integrated gate schematic

2.3 模式控制電路設(shè)計(jì)

模式控制電路原理圖如圖7 所示,電路相當(dāng)于三輸入或非門。其中An、Ap、Bn、Bp用來(lái)控制第四個(gè)觸發(fā)器是否接入電路,進(jìn)而控制電路工作在4/5 還是8/9 分頻模式;Cn、Cp控制電路工作在奇數(shù)分頻還是偶數(shù)分頻模式。

圖7 模式控制電路原理圖Fig.7 Mode control schematic

3 芯片版圖設(shè)計(jì)及電路仿真

芯片版圖設(shè)計(jì)優(yōu)先考慮總體版圖布局,版圖設(shè)計(jì)也遵循電路原理圖的結(jié)構(gòu),以D 觸發(fā)器為最小單元,也就是最小模塊。因?yàn)镾CL 電路是一種全差分結(jié)構(gòu)電路,版圖的設(shè)計(jì)應(yīng)該格外注意電路的對(duì)稱和匹配。此外,在滿足電流密度的前提下,需要盡可能減小連線的寄生參數(shù)和連線之間的耦合[18-19]。圖8 為分頻器電路的整體版圖,芯片尺寸僅為120 μm×150 μm。

圖8 芯片版圖Fig.8 Chip layout

基于TSMC 0.18 μm 工藝,應(yīng)用Cadence Spectre工具對(duì)電路進(jìn)行仿真。在27 ℃,電源電壓Vdd=1.8 V下,仿真波形如圖9～12 所示。圖9 為輸入8 GHz 下5分頻模式輸出仿真圖,圖10 為輸入7 GHz 下4 分頻模式輸出仿真,圖11 為輸入3 GHz 下9 分頻模式輸出仿真,圖12 為輸入2 GHz 下8 分頻模式輸出仿真。結(jié)果表明,電路在四種模式下均能正確分頻,最高工作頻率可達(dá)8 GHz,每個(gè)D 觸發(fā)器尾電流源為50 μA,單個(gè)電阻阻值為1.6 kΩ,整體電路功耗為6 mW。

圖9 輸入時(shí)鐘8 GHz 下5 分頻模式輸出仿真圖Fig.9 Simulation result of 5-divider mode at 8 GHz clock input

圖10 輸入時(shí)鐘7 GHz 下4 分頻模式輸出仿真圖Fig.10 Simulation result of 4-divider mode at 7 GHz clock input

圖11 輸入時(shí)鐘3 GHz 下9 分頻模式輸出仿真圖Fig.11 Simulation result of 9-divider mode at 3 GHz clock input

圖12 輸入時(shí)鐘2 GHz 下8 分頻模式輸出仿真圖Fig.12 Simulation result of 8-divider mode at 2 GHz clock input

表1 是該預(yù)分頻器與不同文獻(xiàn)預(yù)分頻器的參數(shù)對(duì)比。從表1 中可以看出本文設(shè)計(jì)的預(yù)分頻器極大地拓寬了預(yù)分頻器的分頻范圍,功耗較小,面積較小,性能更優(yōu)。

表1 預(yù)分頻器參數(shù)對(duì)比Tab.1 Parameter comparison of prescaler

4 結(jié)論

本文提出了一種集成4/5 和8/9 的預(yù)分頻器設(shè)計(jì)方案。基于SCL 結(jié)構(gòu)設(shè)計(jì)了基本D 觸發(fā)器和集成門電路的D 觸發(fā)器,并采用異步邏輯構(gòu)成了4/5 分頻器和8/9 分頻器,通過(guò)傳輸門和模式控制模塊把兩個(gè)電路整合為一個(gè)電路。仿真結(jié)果表明所設(shè)計(jì)的預(yù)分頻器在功耗和工作頻率上均優(yōu)于傳統(tǒng)的CMOS 分頻器。該電路最高工作頻率可以達(dá)到8 GHz,降低了功耗,減少了芯片的面積,拓寬了電路的分頻范圍,節(jié)約了成本,更符合現(xiàn)代電路對(duì)分頻器的需求。