具有閾值電壓自動(dòng)設(shè)定和調(diào)節(jié)功能的電壓比較器設(shè)計(jì)及FPGA 實(shí)現(xiàn)?

詹貴陽(yáng)，曾以成

(湘潭大學(xué)物理與光電工程學(xué)院，湖南 湘潭 411105)

電壓比較器是對(duì)輸入電壓信號(hào)進(jìn)行鑒別與比較的電路，是組成非正弦波發(fā)生電路的基本單元電路，可用于報(bào)警器電路、自動(dòng)控制電路，測(cè)量電路等。

目前電壓比較器的閥值電壓大小有的采用固定模式[1－3]。有的采用編程可調(diào)節(jié)模式(通過編程控制DAC 的方式來調(diào)節(jié)閾值電壓[4－8]，或是通過編程控制RC 低通濾波器的積分時(shí)間來調(diào)節(jié)閾值電壓[9])。但無論是采用固定模式，還是可調(diào)節(jié)模式，其閾值電壓大小的設(shè)定主要依賴于設(shè)計(jì)時(shí)的建模理論及其后續(xù)電路模型估算；或是通過獨(dú)立的第三方設(shè)備，如示波器等，監(jiān)測(cè)輸入到電壓比較器的信號(hào)波形，再根據(jù)該波形峰值設(shè)定相應(yīng)的閾值電壓大小。前一種方式準(zhǔn)確性較差；后一種方式操作繁瑣，且在特定環(huán)境下(如沒有示波器時(shí))無可操作性?？傊?，目前設(shè)定閾值電壓的方式，或要求具有很強(qiáng)的專業(yè)性，或是操作繁瑣。基于此，為增加電壓比較器閾值電壓設(shè)定時(shí)的通用性，本文提出新增一個(gè)AD 模塊，用于先檢出波形峰值，然后根據(jù)峰值自動(dòng)設(shè)定閾值電壓大小，并實(shí)現(xiàn)閾值電壓的自動(dòng)調(diào)節(jié)。具體方法是AD 波形采樣模塊預(yù)先對(duì)輸入脈沖信號(hào)采樣，并將采樣數(shù)據(jù)輸入到FPGA，然后FPGA 讀取波形峰值并根據(jù)峰值設(shè)定閾值電壓大小，設(shè)定好的閾值電壓數(shù)值再通過DA 閾值電壓控制模塊輸出為模擬電壓量，從而實(shí)現(xiàn)電壓比較器閾值電壓的自動(dòng)設(shè)定和調(diào)節(jié)。

1 系統(tǒng)總體設(shè)計(jì)

具有閾值電壓自動(dòng)設(shè)定和調(diào)節(jié)功能的電壓比較器設(shè)計(jì)及FPGA 實(shí)現(xiàn)系統(tǒng)主要包括三個(gè)部分:以AD轉(zhuǎn)換器為核心的AD 波形采樣模塊，F(xiàn)PGA 模塊，以DA 轉(zhuǎn)換器為核心的DA 閾值電壓控制模塊。

圖1 系統(tǒng)結(jié)構(gòu)圖

整個(gè)系統(tǒng)工作過程如下:在啟動(dòng)電壓比較器模塊之前，首先將輸入信號(hào)接到AD 模塊，經(jīng)AD 模塊對(duì)設(shè)定時(shí)間內(nèi)的波形采樣后，采樣數(shù)據(jù)輸入FPGA模塊的波形峰值讀取邏輯單元，讀取波形峰值，讀得的峰值結(jié)果輸入到FPGA 模塊的閾值大小設(shè)定運(yùn)算邏輯單元參與運(yùn)算，將運(yùn)算后得到的閾值電壓數(shù)值接到FPGA 模塊的DA 控制邏輯單元，F(xiàn)PGA 模塊的DA 控制邏輯單元將閾值電壓數(shù)值輸出到DA 模塊，DA 模塊將接收到的閾值電壓數(shù)值由數(shù)字量轉(zhuǎn)為物理的模擬電壓量，然后接到電壓比較器模塊的第二輸入端，達(dá)到更新電壓比較器模塊閾值電壓數(shù)值(甄別電壓)的目的。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 AD 波形采樣模塊的硬件設(shè)計(jì)

如圖2、圖3 所示，AD 波形采樣模塊主要3 部分電路組成。放大調(diào)理電路輸出端接差分放大電路輸入端，差分放大電路兩輸出端接到AD 模數(shù)轉(zhuǎn)換電路的差分輸入端。

圖3 AD 波形采樣模塊電路原理圖二

放大調(diào)理電路主要包括由電阻R6、R9 構(gòu)成的分壓電路及AD8065 構(gòu)成的電壓跟隨器，用于將模擬輸入的－5 V～5 V 電壓信號(hào)壓縮成－1 V～1 V 的電壓信號(hào)。

由AD8138[10]為主構(gòu)成的差分放大電路可推導(dǎo)出以下公式:

根據(jù)圖2 中電路得VOCM＝1.65 V，且每個(gè)輸出節(jié)點(diǎn)上的輸出電壓由差模部分和共模部分組成。由式(1)可知:V＋out，cm，V－out，cm大小相等，極性相同；且另有V＋out，dm，V－out，dm大小相等，極性相反。由式(2)、式(3)可知:每個(gè)輸出節(jié)點(diǎn)均增加共模電平1.65V，即每個(gè)節(jié)點(diǎn)的輸出電壓范圍由原來理論的－1 V～1 V抬升至實(shí)際的0.65 V～2.65 V，即共模電平起到電平抬升轉(zhuǎn)換作用(因?yàn)锳D9238 是單電源＋3.3 V供電，無法檢測(cè)0 V 以下電壓信號(hào)，差模信號(hào)進(jìn)入AD9238 差分輸入端之前，必須先進(jìn)行電平轉(zhuǎn)換)。且由式(4)可知:在輸出節(jié)點(diǎn)上引入共模電壓并不會(huì)改變兩節(jié)點(diǎn)之間差模電壓值。

圖2 AD 波形采樣模塊電路原理圖一

注:式(1)～式(4)中，符號(hào)Vout，dm指兩節(jié)點(diǎn)之間電壓之差，其他符號(hào)均指對(duì)地電壓。

AD9238[11]為主構(gòu)成AD 模數(shù)轉(zhuǎn)換電路是將模擬信號(hào)差分輸入，12 位數(shù)字量并行輸出(最高位為符號(hào)位)，并將輸出的數(shù)字信號(hào)接入FPGA 模塊相應(yīng)I/O 口管腳。本文AD9238 參考電壓采用內(nèi)部供應(yīng)模式(通過硬件設(shè)計(jì)使AD9238 管腳62(SENSE)接地達(dá)到目的)，且參考電壓Vadc＿ref＝1 V。

2.2 DA 閾值電壓控制模塊的硬件設(shè)計(jì)

由TL431[12]為主構(gòu)成基準(zhǔn)源電路(其管腳2(REF)固定輸出電壓約為VREF＝2.5 V)，調(diào)節(jié)R19，則由分壓定律，本文中設(shè)置DA 模塊(TLC5620)的參考電壓Vdac＿ref＝3 V。

DA 轉(zhuǎn)換電路由TLC5620 為主構(gòu)成。TLC5620[13]是11 位(8 位數(shù)據(jù)位)串行輸入的數(shù)模轉(zhuǎn)換芯片。由TLC5620 的數(shù)據(jù)手冊(cè)，可設(shè)置本文閾值電壓Vth公式:

式中:變量Code(8 位二進(jìn)制數(shù)據(jù)位)輸入范圍是整數(shù)0～255。變量Rng 是輸出電壓倍增位(0 時(shí)不倍增，1 時(shí)倍增)，本文設(shè)置Rng＝0。TLC5620 的輸入端接到FPGA 相應(yīng)I/O 管腳，且用FPGA 對(duì)其進(jìn)行時(shí)序控制。TLC5620 輸出的閾值電壓Vth接到電壓比較器(LT1715)第二輸入端。電壓比較器的輸出端接到FPGA 的I/O 管腳。

圖4 DA 閾值電壓控制模塊電路原理圖

3 FPGA 系統(tǒng)程序設(shè)計(jì)

FPGA 系統(tǒng)程序設(shè)計(jì)，主要包括波形峰值讀取邏輯單元，閾值大小設(shè)定運(yùn)算邏輯單元及DA 控制邏輯單元。

3.1 波形峰值讀取邏輯單元

3.1.1 波形峰值檢測(cè)

波形峰值讀取邏輯單元設(shè)計(jì)主要含兩部分，一部分是對(duì)波形峰值的判斷讀取，另一部分是檢出所有峰值中的最小峰值，且在本文中將最小峰值的一半設(shè)定為電壓比較器的閾值電壓。

1.2.2 循證問題 根據(jù)循證護(hù)理的要求，結(jié)合患者的實(shí)際情況和肛裂手術(shù)的情況來提出幾個(gè)主要問題：（1）影響患者術(shù)后便秘的因素具體是哪些？（2）采取怎樣的措施才能防止肛裂術(shù)后發(fā)生便秘？（3）如何處理患者發(fā)生肛裂術(shù)后便秘。提出以上三個(gè)問題后，小組應(yīng)該對(duì)以往的臨床相關(guān)資料進(jìn)行總結(jié)分析[3]，了解到相關(guān)的信息。

目前波形峰值檢測(cè)方法有窗口法[14－15]，閾值法等。其中閾值法又分為將閾值設(shè)為固定值的雙閾值法[16－21](高低閾值法)或單閾值法[22－23]。這些文獻(xiàn)描述的方法多針對(duì)自身的應(yīng)用領(lǐng)域，不太具有普遍的適用性。針對(duì)本系統(tǒng)電路的應(yīng)用方式，提出了動(dòng)態(tài)單閾值峰值檢測(cè)法，即不設(shè)固定閾值，將每一個(gè)波形最低點(diǎn)作為本次峰值檢測(cè)的閾值。具體算法如圖5。

如圖5(a)，定義一個(gè)12 位緩存寄存器buffer＿val 用來緩存每次波形采樣的數(shù)據(jù)data＿in1 值。則當(dāng)前時(shí)鐘采樣data＿in1 值與上一個(gè)時(shí)鐘的data＿in1值(已存入寄存器buffer＿val)作比較，就會(huì)進(jìn)入如圖5(b)的峰值檢測(cè)三態(tài)示意圖。

圖5

主要運(yùn)行機(jī)制如下:

(1)滿足條件data＿in1 值＝＝buffer＿val 值時(shí)，處于谷底態(tài)，谷底采樣計(jì)數(shù)點(diǎn)num3 自加1。當(dāng)由谷底態(tài)進(jìn)入上升態(tài)瞬間，上升沿采樣計(jì)數(shù)點(diǎn)num1 等于0，將此刻buffer＿val 值(peak＿min＿A)賦給peak＿min1。

(2)滿足條件data＿in1 值>buffer＿val 值時(shí)，處于上升態(tài)，上升沿采樣計(jì)數(shù)點(diǎn)num1 自加1。當(dāng)由上升態(tài)進(jìn)入下降態(tài)瞬間，下降沿采樣計(jì)數(shù)點(diǎn)num2 等于0，將此刻buffer＿val 值(peak＿max＿A)賦給peak＿max1。

(3)滿足條件data＿in1 值buffer＿val 值時(shí)，進(jìn)入下一個(gè)波形峰值檢測(cè)。

3.1.2 最小峰值檢測(cè)

圖6 最小峰值檢測(cè)的RTL 圖

3.2 閾值大小設(shè)定運(yùn)算邏輯單元及DA 控制邏輯單元

本文中將最小峰值的一半設(shè)定為電壓比較器的閾值電壓Vth。

注:式(6)中的‘5’表示還原未被放大器AD8065縮小之前的信號(hào)；絕對(duì)值號(hào)內(nèi)表示去掉min＿num 的符號(hào)位(min＿num 的第12 位為符號(hào)位)；‘1/2’表示取最小峰值的一半。聯(lián)立式(5)、式(6)，計(jì)算出變量Code 值，并輸出到DA 控制邏輯單元。

如圖7，A 框內(nèi)部主要邏輯:針對(duì)AD9238 的時(shí)序控制邏輯，波形峰值檢測(cè)，最小峰值檢測(cè)。B 框內(nèi)部主要邏輯:閾值大小設(shè)定運(yùn)算邏輯單元，針對(duì)TLC5620 的DA 控制邏輯單元。

圖7 FPGA 系統(tǒng)程序設(shè)計(jì)的頂層RTL 圖

3.3 FPGA 系統(tǒng)程序設(shè)計(jì)仿真結(jié)果分析

由圖8 可知:

圖8 FPGA 系統(tǒng)程序設(shè)計(jì)仿真結(jié)果示意圖

(1)在num2＝0 時(shí)，peak＿max1 先后取得峰值12′hffc，12′he08。

(2)最小峰值min＿num 先后取值為12′hffc，12′he08，并最終停留在12′he08。

(3)DAC＿disp＿data 先后取值為8′hd4，8′ha0，并最終停留在8′ha0。

將min＿num＝12′he08 代入式(6)，得閾值電壓Vth1＝1.885 V。將Code＝DAC＿disp＿data＝8′ha0 代入式(5)，得閾值電壓Vth2＝1.875 V。經(jīng)計(jì)算Vth1與Vth2兩者仿真理論相對(duì)偏差約為0.53%。該理論相對(duì)偏差是由于TLC5620 輸出的有效數(shù)據(jù)較少(TLC5620 有效數(shù)據(jù)位是8 位，AD9238 有效數(shù)據(jù)位是11 位)，分辨率低造成的。

4 實(shí)測(cè)結(jié)果分析

為了驗(yàn)證本文設(shè)計(jì)的系統(tǒng)電路及程序正確性，進(jìn)行實(shí)測(cè)實(shí)驗(yàn)。首先使用KEYSIGHT 公司生產(chǎn)的型號(hào)為33600A 波形發(fā)生器生成如圖5(a)所示的一組具兩個(gè)不同峰值的波形，并在滿足奈奎斯特定理的基礎(chǔ)上，設(shè)置AD9238 的采樣速率為5 Msample/s。然后接入系統(tǒng)電路進(jìn)行測(cè)試，并使用萬(wàn)用表實(shí)測(cè)TLC5620 輸出的閾值電壓大小。同時(shí)，用Tektronix 生產(chǎn)的MDO3052 型示波器測(cè)量波形發(fā)生器生成的波形，并與本文系統(tǒng)電路測(cè)量的結(jié)果對(duì)比。

由表1 可知:本文系統(tǒng)電路實(shí)測(cè)閾值電壓與理論閾值電壓有微小差別，但在誤差范圍內(nèi)，兩者最大相對(duì)偏差為3.778%；示波器所測(cè)閾值電壓與理論閾值電壓也有一定差別。另外，由表1 中數(shù)據(jù)還可知系統(tǒng)電路實(shí)測(cè)閾值電壓與示波器所測(cè)閾值電壓具有很好的相關(guān)性。

表1 輸入波形10 kHz 時(shí)閾值電壓實(shí)測(cè)結(jié)果(電壓?jiǎn)挝?V)

5 結(jié)論

本系統(tǒng)電路以AD 轉(zhuǎn)換器、DA 轉(zhuǎn)換器以及FPGA 為核心，采用硬件電路設(shè)計(jì)與FPGA 系統(tǒng)程序設(shè)計(jì)相結(jié)合的方式。先用AD 模塊對(duì)波形采樣，并將采樣數(shù)據(jù)輸入到FPGA。然后FPGA 根據(jù)采樣數(shù)據(jù)讀取波形峰值，并將讀取到的最小峰值的一半輸出到DA 模塊，該數(shù)值被DA 模塊以模擬電壓方式輸出，并接到電壓比較器的第二輸入端，從而實(shí)現(xiàn)電壓比較器閾值電壓(甄別電壓)自動(dòng)設(shè)定和調(diào)節(jié)。而傳統(tǒng)電壓比較器閾值電壓設(shè)定主要依賴于設(shè)計(jì)時(shí)的建模理論及其后續(xù)電路模型估算，該方式的準(zhǔn)確性較差；或是通過獨(dú)立的第三方設(shè)備，如示波器等，監(jiān)測(cè)輸入到電壓比較器的信號(hào)波形，再根據(jù)該波形峰值設(shè)定相應(yīng)的閾值電壓大小，此方式操作繁瑣，且在特定環(huán)境下(如沒有示波器時(shí))無可操作性。但是，該系統(tǒng)電路因?yàn)槭窍葐?dòng)AD 模塊運(yùn)行，直到電壓比較器的閾值電壓更新后，再啟動(dòng)電壓比較器工作，所以其主要適用于測(cè)量那些脈沖信號(hào)可重復(fù)穩(wěn)定發(fā)射的領(lǐng)域，如放射探測(cè)，輻射防護(hù)，非破壞性物質(zhì)分析，自動(dòng)控制等領(lǐng)域。