多通道定時脈沖光纖傳輸系統(tǒng)國產化設計

姚君 聶楊 付傳寶

摘要：本文介紹了一種基于100%國產化設計的定時脈沖信號傳輸系統(tǒng)，系統(tǒng)近端機將16路定時脈沖信號同步采樣，然后復用成1路高速數字信號，通過一根光纖傳輸到遠端機，遠端機可以實現多路數據的低抖動輸出，并保持延時一致性。該系統(tǒng)以光纖作為傳輸介質，傳輸距離遠，抗干擾能力強，可廣泛用于不同體制雷達系統(tǒng)，實現多路定時脈沖信號遠傳。

關鍵詞：國產化;光纖傳輸;低抖動;延時一致性

1引言

雷達系統(tǒng)的基本構成包括發(fā)射機、接收機、本振激勵源、信號處理、定時同步裝置這五部分[1]，其中定時同步裝置主要負責產生定時脈沖信號，完成雷達系統(tǒng)時序控制，協(xié)調各分機正常工作，在整個系統(tǒng)中發(fā)揮著重要作用。由于雷達系統(tǒng)信號接收天線與控制設備一般都分開布設，中間通過光纖/電纜連接，因此系統(tǒng)發(fā)射機、接收機、定時同步裝置通常處于不同的地點，需要使用專用設備對定時脈沖進行傳輸。

目前許多傳輸設備的關鍵器件及設計軟件都是來自于國外進口，容易受制于人，通過近期美國對中國科技公司的多輪制裁事件可以得知，一旦西方國家實施技術封鎖，將會對設備研發(fā)、生產及維護造成嚴重的影響。為提高自主可控能力，杜絕對國外核心器件及軟件的依賴所導致的信息安全隱患，本文提出一種軟硬件國產化率達到100%的傳輸系統(tǒng)設計方法，采用光纖作為傳輸介質，定時脈沖信號經過采樣后，可以通過光纜遠距離傳輸至雷達發(fā)射機、接收機，經過傳輸后的信號其關鍵指標信號前沿抖動≤1ns，延時一致性≤5ns，滿足雷達系統(tǒng)使用要求，同時具有保密性能好、可靠性高等特點。

2系統(tǒng)方案

多通道定時脈沖光纖傳輸系統(tǒng)采用遠端機和近端機模式，遠端機放置于天線轉臺，用于光電變換和信號低抖動輸出;近端機放置于控制艙內，負責對16路定時脈沖信號進行采樣和電光變換，端機之間用一根光纖進行連接。

傳統(tǒng)模式下，可以通過FPGA對定時脈沖信號進行異步采樣后直接上光，傳輸到對端后恢復出脈沖信號，由于數字信號的離散特性，采樣點最少偏離最佳采樣點一個周期，采樣位置左右偏移[2]，因此利用該方案恢復出來的信號前沿抖動為2T（T為采樣時鐘周期），以采樣時鐘100MHz為例，經過采樣后引入的抖動為20ns（T=1/100MHz=10ns）左右，若想達到1ns以內的前沿抖動，系統(tǒng)所需采樣時鐘頻率需要達到2GMHz，將遠超過FPGA的工作時鐘，大大提高了設計難度;同時使用FPGA進行信號復用/解復用、編碼/解碼，開關機后信號延時會發(fā)生較大變化，無法保證信號的延時一致性。本方案采用同步傳輸的方式，將雷達系統(tǒng)提供的基準時鐘鎖定相位后作為傳輸系統(tǒng)工作時鐘，對信號同步采樣，可獲得低抖動值，在復用/解復用部分使用外置高速Serdes（串行收發(fā)器），可減小通道延時的變化。

3硬件設計

3.1系統(tǒng)原理

系統(tǒng)原理框圖如圖1所示。在近端機，基準同步時鐘輸入到PLL（鎖相環(huán)）鎖定相位后得到穩(wěn)定的時鐘信號，將該時鐘信號分為三路，第一路輸入到FPGA對輸入的脈沖信號進行處理，第二路作為Serdes的工作時鐘，第三路經信號處理后轉換為光信號2輸出;輸入的16路定時脈沖信號經數據整形、電平轉換后變?yōu)長VTTL電平的電信號，進入到FPGA中，FPGA用同步時鐘進行同步時分處理，然后傳輸給Serdes，Serdes利用同步時鐘來進行時分復用和8B/10B編碼，經電光變換變成光信號1，光信號1和光信號2通過波分復用器復用成1路光信號傳輸到遠端機。在遠端機，收到的光信號2經過光電處理后，轉換為時鐘信號，該時鐘信號經鎖相環(huán)鎖定后一路輸入到FPGA用于信號處理，另一路作為Serdes的參考信號;收到的光信號1經過光電轉換后變成1路高速的數字信號，然后通過CDR時鐘恢復提取，進入到高速Serdes，經8B/10B解碼和時分解復用，變?yōu)槎嗦返退贁祿盘栞斎氲紽PGA中，FPGA對各低速信號進行處理后將數據輸出，經過電平轉換及驅動后恢復為初始狀態(tài)的16路定時脈沖信號。

3.2國產化實現

系統(tǒng)包含信號接收器、FPGA芯片、PLL芯片、高速Serdes、E/O變換器、O/E變換器、信號發(fā)送器等主要器件，信號接收器和信號發(fā)送器采用的是SM3096和SM3030，接收器傳輸時延≤120ns，發(fā)送器傳輸時延≤16ns，最大數據傳輸率均為10Mbps;FPGA采用的是FMK50T4，最大時鐘頻率為400MHz;PLL芯片采用的是GM307A，最大工作頻率為200MHz;E/O變換和O/E變換采用的是NTR-8812DL和NTR-8813LI，發(fā)送光功率-5～0dBm，接收靈敏度≤-16dBm，最大傳輸速率3Gbps;高速Serdes采用的是GM8312，工作頻率125MHz～156.25MHz，主要實現3.125Gbps高速串行總線數據與16位并行數據之間高速轉換。上述型號器件為國內器件廠家所設計，擁有完全知識產權，其余電阻、電容、電感等器件均有國產廠家供貨，整個設備硬件的使用實現了全國產化。

4主要實現技術

4.1時鐘低抖動傳輸

信號傳輸過程中采用了同步采樣，理論上不存在采樣誤差，因而定時脈沖信號的邊沿相位和抖動得到了合理的控制，信號抖動性主要由同步時鐘的抖動性能決定。由于近端機和遠端機都使用了同步時鐘，在保證近端機輸入基準時鐘高質量的同時，需要用低抖動的方式將時鐘從近端機傳輸至遠端機，為此在時鐘傳輸的過程中采用了兩項措施：（1）選用抖動量小的光模塊[3]。所有光發(fā)射模塊單元包括激光器、參考時鐘源、以及與發(fā)送器有關的集成電路都會產生抖動，通過選用低抖動器件，降低發(fā)送器各部分器件的噪聲，可以有效地減少抖動以獲得一個干凈的眼圖;（2）針對接收部分采用暗電流小、電容低、響應度高的PIN光電探測器作為實現光電變換功能的器件，并通過對PIN光電探測器的S參數進行測試，根據S參數的測試結果對阻抗匹配電路進行設計，將高阻抗的PIN光電探測器匹配為50Ω，從而使PIN光電探測器得到高的光電轉換效率，低的反射損耗，使時鐘信號從光信號中高效的解調出來，并減少時鐘的失真，改善時鐘的噪聲。

4.2外置高速Serdes

FPGA內部自帶高速收發(fā)器UHST，最高速率為6.25Gb/s，使用同步時鐘作為參考時鐘，通過調用IP核能實現數據復用/解復用、編解碼等功能，用該方法傳輸后的信號抖動能滿足≤1ns，但系統(tǒng)在每次開關機時，脈沖信號的延時差會變化超過一個采樣周期（如采用頻率100MHz，延時變化將≥10ns），不滿足通道延時變化≤5ns。為此我們選擇外置高速Serdes，GM8312能夠實現16：1串化及1：16解串數據全雙工收發(fā)，內建DC平衡8B/10B編解碼，能保證每次上電時信號的延時偏差≤2ns。輸入的并行數據與參考時鐘為同步關系，選擇用上升沿采樣，如圖2所示，建立時間：Tsu≥2.5ns，保持時間：Th≥0ns，在數據的穩(wěn)定時間進行采樣，確保數據可靠性。

4.3外置PLL

高速Serdes的工作時鐘TXCLK需要與輸入同步時鐘同源，同時TXCLK要求滿足低延時，低抖動的特點，以降低數據轉換過程中的誤碼，為此使用PLL將同步時鐘鎖相倍頻到Serdes的工作頻率。由于FPGA自身例化PLL所生成時鐘毛刺較多，且抖動較大，會影響GM8312的正常使用，因此，使用外置PLL對輸入時鐘進行管理和頻率綜合。系統(tǒng)選用的鎖相環(huán)芯片，最大輸出抖動±150ps，鎖相環(huán)的原理框圖如圖3所示[4]，VCO輸出的頻率f0經N分頻后與同步時鐘fr相位比較得到誤差電壓，回路濾波LPF濾除誤差電壓中所帶來的高頻成分和噪聲，達到改善性能的目的，鑒相器通過誤差電壓控制VCO的輸出f0，實現對輸入頻率的捕獲、跟蹤與測量。

5系統(tǒng)時序

為保證定時脈沖信號傳輸滿足前沿抖動≤1ns的技術要求，定時脈沖信號必須和同步時鐘保持嚴格同步，如圖4所示，脈沖信號在發(fā)送端經過同步時鐘讀取后，由同步時鐘進行復用。接收端Serdes輸出的信號每次開關機時延會有一定的偏差，偏差值≤2ns，小于采樣時鐘周期，經過同步時鐘讀取一遍后，可消除延時偏差，最后輸出的脈沖信號上升沿的抖動取決于同步時鐘的穩(wěn)定性，而同步時鐘傳輸抖動≤300ps，利用這個時鐘去讀取串行收發(fā)器輸出的定時脈沖，其上升沿抖動能滿足1ns的技術指標要求。

6軟件設計

該系統(tǒng)包含FPGA方面的軟件設計，采用自主研發(fā)設計的軟件開發(fā)工具Procise，基于Verilog編譯語言，可以完成邏輯優(yōu)化、布局布線、時序分析、在線調試等功能。

軟件工程主要包括數據模塊，復用驅動模塊，鎖定判斷模塊，解復用驅動模塊。數據模塊完成定時脈沖的時序調整、輸出驅動;鎖定判斷模塊控制系統(tǒng)復位信號以及輸出靜噪;復用、解復用驅動模塊在整個軟件中起關鍵作用，主要完成對高速Serdes的管理，其邏輯代碼例化調用配置如下：

tx tx_u（ .rstn（rstn），

.clk（clk），

.tx_serdes（tx_serdes），

.txclk_serdes（txclk_serdes_o），

.tx_en_serdes（tx_en_serdes），

.tx_er_serdes（tx_er_serdes），

.lckrefn_serdes（lckrefn_serdes），

.prbsen_serdes（prbsen_serdes），

.enable_serdes（enable_serdes）

）;

rx rx_u（ .rstn（rstn），

.clk（clk），

.rxclk_serdes（rxclk_serdes），

.rx_serdes（rx_serdes），

.rx_er_serdes（rx_er_serdes），

.rx_dv_serdes（rx_dv_serdes），

.rxclk（rxclk），

.rxdata（rxdata）

）;

7測試及性能分析

通過信號源產生20MHz的同步時鐘，同時產生脈寬900ns，重復頻率1000Hz定時脈沖信號，近端機與遠端機之間用長度為1m光纖連接，將脈沖信號輸入到近端機的傳輸通道1，經過采樣傳輸后從遠端機輸出。用示波器的通道1測量信號源輸出的脈沖信號，并將該通道設置為觸發(fā)源，用通道2測量遠端機輸出的該路信號，如圖5所示，選擇示波器的無限余輝功能，并保持30s，可以測得抖動值≤600ps，傳輸延時183ns，開關機延時差≤5ns，按同樣的方法可以測得其余15通道的傳輸抖動及延時。測試結果表明系統(tǒng)滿足信號前沿抖動≤1ns，延時一致性≤5ns的要求。

8結束語

本設計全國產化實現，外置鎖相環(huán)，外置高速串行收發(fā)器，完成了對16通道定時脈沖信號的同步采樣，通過光纖傳輸到遠端，實際測試可知傳輸后信號抖動低，通道的延時變化小，該方案能夠滿足多種雷達系統(tǒng)中對定時脈沖信號傳輸的要求。

參考文獻

[1]丁鷺飛，耿福錄，陳建春.雷達原理[M].北京：電子工業(yè)出版社，2014.

[2]朱海江，王洪磊，陳雁.一種定時脈沖低抖動傳輸方案設計[J].無線電通信技術，2014（2）：44-46.

[3]張家會.脈沖信號同步及低抖動光傳輸技術[J].大眾科技，2017，19（209）：7-8.

[4]陳永東. 基于FPGA的數字鎖相環(huán)的設計[J]. 遙測遙控，2007，28[5]：49-51.

作者簡介：

姓名：姚君 ?性別：男 ?年齡：35歲 ?出生年月：1986.1 ?籍貫：湖南邵陽 ?職稱：工程師 ?學歷：大學本科 ?研究方向：主要從事光纖通信技術研究