DDR3堆疊鍵合組件的信號完整性優(yōu)化研究

趙勇

摘要：現(xiàn)代多種行業(yè)的發(fā)展和運行過程，對于芯片質(zhì)量的要求越來越高，因此需要通過對各類芯片運行中相關信號的完整性充分研究，從中找到相關系統(tǒng)的設計問題并對其優(yōu)化。本文分析了DDR3堆疊鍵合組件的具體設計方案，之后分析了在實際的運行中相關信號的完整性，并提出了針對性和完整性的優(yōu)化方法，此外在實際的工作階段，主要是分析針對DDR3堆疊鍵合組件的封裝與基板設計工作、仿真和優(yōu)化方法參數(shù)，之后通過對具體運行效果圖的跟進，實現(xiàn)對相關參數(shù)的使用，并研究取得的測試模擬分析優(yōu)化成果是否達到標準。在專項分析中，優(yōu)化的參數(shù)為各個通道中的延時參數(shù)和阻抗參數(shù)，采用拓撲模型進行優(yōu)化操作。

關鍵詞：DDR3堆疊鍵合組件;信號完整性;信號分析

引言：DDR3堆疊鍵合組件的設計過程，需要通過封裝和設計工作，建立該組件的連接線，采取拓撲結構對控制器以及其他的走線做出合適的調(diào)節(jié)以設置主干通道，并在其中設置分支通道，實現(xiàn)對通道走線的合理協(xié)調(diào)。

一、DDR3堆疊鍵合組件的處理方案

（一）封裝與基板設計工作

DDR3堆疊鍵合組件為5層堆疊結構，整體結構如下圖所示：

其中有四顆DDR3芯片，每個芯片容量為8Gb，運行速率為1.6Gbps，采用16位數(shù)據(jù)模式，則該組價為64位，數(shù)據(jù)結構容量為4GB，帶寬為12.8GBps，形成了點對點的互聯(lián)通道結構，之后根據(jù)該設計結構，采用Fly-by拓撲結構，將控制器和第一個DRAM顆粒連接走線，并且該走線為主干通道，DRAM顆粒之間的走線為分支通道，通道到DRAM的走線為鍵合線。

（二）仿真和優(yōu)化內(nèi)容

仿真處理過程，由于整個系統(tǒng)中的16個地址信號和其中的5個控制信號采用同種設計方法，因此取得的實際仿真結果也基本相似，在具體仿真處理過程，只需選擇其中一個地址信號處理即可，并且根據(jù)該系統(tǒng)的等效電路圖對整體的設計模型進行搭建，完成參數(shù)的掃描以及計劃結果分析工作[1]。

二、DDR3堆疊鍵合組件的信號完整性優(yōu)化方法

（一）電路搭建工作

電路搭建過程，采用仿真軟件得到DDR3堆疊鍵合組件，提取其中的器件阻抗、延時參數(shù)等，并對各類參數(shù)進行處理。同時在模型的搭建中，也要采用仿真拓撲模型，實現(xiàn)對于輸入的激勵信號、互聯(lián)模型、IBIS模型以及重要的匹配電路綜合協(xié)調(diào)，最終建立了互聯(lián)模型和等效電路模型，之后對這兩類突破后的模型時域仿真操作，該系統(tǒng)的處理流程圖如下：

具體的處理中，也需要根據(jù)設計的信號波形圖，對輸入的信息以及輸出的信息跟進了解。對于原始版圖的信號，通常包括實際取得參數(shù)的處理，根據(jù)其他的數(shù)值可以分析各個芯片之類的參數(shù)，從而對該互連結構進行優(yōu)化處理。對于等效電路模型需要確保準確度，對該等效電路模型變量的參數(shù)掃描以及最佳參數(shù)的取值處理工作，該處理過程主要設置兩個變量，一個是對于主干通道和分支通道的阻抗參數(shù)，另一個是主干通道和分支通道的延時參數(shù)。此外需要全面保證在所有的各類信息在專業(yè)處理過程中，需要全面根據(jù)已經(jīng)建立的模型，實現(xiàn)對于所有信號參數(shù)的進一步優(yōu)化，該過程中需要完全根據(jù)已經(jīng)得到的所有信息進行研究，從而使得最終所得到的所有參數(shù)進行協(xié)調(diào)。

（二）參數(shù)取得工作

在相關參數(shù)的取得中可以發(fā)現(xiàn)，對于各類變量的初始設置值，主干通道阻抗參數(shù)和延時參數(shù)分別為41.56Ω與0.023ns，分支通道阻抗和延時參數(shù)分別為31.47Ω與0.055ns，上拉電阻為50Ω。之后得到阻抗和延時的關系曲線，可以發(fā)現(xiàn)，首先其他的各類變量為初始值時，在阻抗范圍為10～100Ω，步長為10Ω時，對于眼高的影響相對較小，并且進一步研究發(fā)現(xiàn)最佳的參數(shù)為30Ω，而保持該阻抗為30Ω，分支通道的阻抗、延時處于初始狀態(tài)，延時調(diào)整為0.01～0.1ns，步長為0.01ns時，可以確定最佳的延時參數(shù)為0.02ns。在保持主干通道的延時和阻抗相同的情況下，需要分析分支通道的阻抗和延時參數(shù)，其中發(fā)現(xiàn)阻抗參數(shù)為60Ω，延時參數(shù)為0.02ns時處于最佳運行狀態(tài)。

（三）優(yōu)化分析工作

進一步的分析發(fā)現(xiàn)，對于通道的阻抗方面造成的影響為，由于DDR3堆疊鍵合組件采用Fly-by比拓撲結構，如果將通道DRAM作為樁線，那么在樁線的處理中，每一段中線都可以看做容性負載，怎么每一過孔都存在一個寄生電容，同時在每個樁線上都含有DRAM顆粒，那么該顆粒會存在封裝寄生電容和片內(nèi)等效電容，出現(xiàn)容性負載效應，因此需要采取適當?shù)拇胧p小容性負載所帶來的反射。此外在進一步的優(yōu)化分析工作中，還需要對各類優(yōu)化信息和參數(shù)的研究工作，實現(xiàn)對于所有參數(shù)的協(xié)調(diào)與專業(yè)性研究，要求必須根據(jù)現(xiàn)有的拓撲方案進行全面性地研究，唯有如此方可讓最終所得到的所有處理結果處于更好的運行狀態(tài)。

（四）版圖修改工作

版圖的修改需要根據(jù)已經(jīng)建立的等效參數(shù)對相關的操作進行掃描處理，之后考慮每個芯片的處理質(zhì)量和實際的運行參數(shù)，之后對基礎版圖中的各個疊層結構以及布線和線寬參數(shù)，完成進一步的參數(shù)調(diào)整工作[2]。通過進一步的模擬分析工作可以發(fā)現(xiàn)，優(yōu)化之后的結果相對于那優(yōu)化之前的結果，在穩(wěn)定性以及其他的影響參數(shù)上更加可靠，優(yōu)化結果為主干通道的阻抗和延時為30.464Ω與0.180ns，分支通道為59.8424Ω與0.0597ns，上拉電阻為40Ω。

結論：

綜上所述，DDR3堆疊鍵合組價的信號處理中，需要對各主干通道和分支通道進行調(diào)整，并采用專業(yè)的模擬分析技術對相關參數(shù)進一步的驗證，主要需要詳細分析阻抗參數(shù)和延時參數(shù)。

參考文獻：

[1]施賽烽，葉潤川，林雪，等.基于FPGA和DDR3 SDRAM的高精度脈沖發(fā)生器設計與實現(xiàn)[J].合肥工業(yè)大學學報（自然科學版），2021，44（02）：206-209+283.

[2]曾燕萍，張景輝，王夢雅，等.DDR3堆疊鍵合組件的信號完整性分析與優(yōu)化[J].電子與封裝，2020，20（12）：7-11.

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