針對(duì)直流偏移和諧波干擾的單相鎖相環(huán)

曾 君 岑德海 陳 潤 劉俊峰

針對(duì)直流偏移和諧波干擾的單相鎖相環(huán)

曾 君1岑德海1陳 潤1劉俊峰2

（1. 華南理工大學(xué)電力學(xué)院 廣州 510640 2. 華南理工大學(xué)自動(dòng)化科學(xué)與工程學(xué)院 廣州 510640）

針對(duì)電網(wǎng)普遍存在的直流偏移和諧波干擾等問題，提出一種基于二階廣義積分器鎖相環(huán)（SOGI-PLL）的改進(jìn)型鎖相環(huán)算法。該方法在前級(jí)二階廣義積分器（SOGI）中增加積分支路并且改為固定頻率結(jié)構(gòu)，以抑制直流偏移和簡化參數(shù)設(shè)計(jì)；在后級(jí)鎖相環(huán)（PLL）環(huán)路中引入滑動(dòng)平均值濾波器（MAF），去掉比例積分控制器的積分環(huán)節(jié)，以增強(qiáng)濾波性能和加快動(dòng)態(tài)響應(yīng)速度。利用伯德圖分析和小信號(hào)模型推導(dǎo)等方法，指導(dǎo)改進(jìn)結(jié)構(gòu)設(shè)計(jì)，確定相應(yīng)的參數(shù)。所提出的改進(jìn)型單相鎖相環(huán)技術(shù)可以有效地消除直流偏移和高頻諧波，同時(shí)具備良好的動(dòng)態(tài)性能和穩(wěn)定性。最后，通過Matlab/Simulink仿真和相關(guān)實(shí)驗(yàn)驗(yàn)證了該方法的優(yōu)越性。

二階廣義積分器 鎖相環(huán) 直流偏移 諧波干擾

0 引言

全球性環(huán)境污染以及能源危機(jī)問題，極大地推動(dòng)了分布式發(fā)電的發(fā)展。伴隨著越來越多的以風(fēng)能和太陽能等新能源為主的發(fā)電裝置并入電網(wǎng)，對(duì)電力系統(tǒng)的并網(wǎng)控制技術(shù)提出了更嚴(yán)苛的要求[1-8]。鎖相技術(shù)能夠?qū)崟r(shí)獲取電網(wǎng)基波電壓的相位、幅值，在實(shí)現(xiàn)安全穩(wěn)定并網(wǎng)的過程中起著至關(guān)重要的作用。近年來，學(xué)者們提出了各種各樣的相位同步技術(shù)，包括基于過零檢測(cè)的方法[9]、卡爾曼濾波器[10]、加權(quán)最小二乘法估計(jì)[11]和遞歸離散傅里葉變換[12]等。其中，鎖相環(huán)（Phase-Locked Loop, PLL）由鑒相器、環(huán)路濾波器和壓控振蕩器組成，結(jié)構(gòu)簡單、易于實(shí)現(xiàn)，在電力系統(tǒng)中得到了廣泛應(yīng)用[13]。

在理想三相并網(wǎng)系統(tǒng)中，使用最多的鎖相技術(shù)是基于同步旋轉(zhuǎn)坐標(biāo)系的鎖相環(huán)（Synchronous Reference Frame-Phase Locked Loop, SRF-PLL）[14]，其特點(diǎn)是運(yùn)用旋轉(zhuǎn)坐標(biāo)系變換的方法來完成鑒相器的功能，具有動(dòng)態(tài)響應(yīng)快、軟件實(shí)現(xiàn)簡單的特點(diǎn)。而在單相并網(wǎng)系統(tǒng)中，由于電壓相量只有一個(gè)，不能直接進(jìn)行坐標(biāo)系變換，SRF-PLL實(shí)現(xiàn)起來比較困難[15]。為了解決這個(gè)問題，通常的做法是利用正交信號(hào)發(fā)生器（Quadrature Signal Generator, QSG）產(chǎn)生一個(gè)與輸入電壓等幅正交的電壓相量，從而完成旋轉(zhuǎn)坐標(biāo)系變換。最早被提出的QSG是傳輸延時(shí)模塊[16]，該方法雖然能在電網(wǎng)電壓頻率處于額定值時(shí)得到滿意的效果，但是當(dāng)頻率發(fā)生偏移時(shí)，QSG輸出的信號(hào)不能保持正交，導(dǎo)致PLL的估算相位存在穩(wěn)態(tài)誤差。對(duì)輸入信號(hào)進(jìn)行求導(dǎo)運(yùn)算，也能生成正交信號(hào)，然而會(huì)放大噪聲[17]。文獻(xiàn)[18]提出了基于Hilbert變換的QSG，該方法能在理想電網(wǎng)條件下無延時(shí)地生成正交信號(hào)，然而在頻率偏移情況下性能會(huì)變差，并且計(jì)算量很大?；诳柭鼮V波器的QSG即使在不理想電網(wǎng)條件下也能獲得穩(wěn)定的正交信號(hào)，但是復(fù)雜度高、不利于數(shù)字實(shí)現(xiàn)[19]。對(duì)比上述提到的QSG，二階廣義積分器（Second Order Generalized Integrator, SOGI）因?yàn)榻Y(jié)構(gòu)簡單、計(jì)算量小、具有頻率自適應(yīng)性以及較好的濾波能力，近年來受到眾多學(xué)者的關(guān)注，是構(gòu)成單相PLL的理想選擇[20-22]。

圖1 SOGI-PLL的結(jié)構(gòu)框圖

針對(duì)傳統(tǒng)SOGI-PLL自身存在的缺點(diǎn)，本文提出了一種改進(jìn)鎖相環(huán)技術(shù)。首先，在SOGI結(jié)構(gòu)中添加積分支路來抑制直流偏移，并把其改成固定頻率結(jié)構(gòu)以避免環(huán)路之間的相互干擾和優(yōu)化參數(shù)設(shè)計(jì)。然后，在SRF-PLL環(huán)路中引入滑動(dòng)平均值濾波器（Moving Average Filter, MAF）來消除高頻諧波的影響，用P控制器代替PI控制器來提高系統(tǒng)的動(dòng)態(tài)性能。該鎖相環(huán)能夠在復(fù)雜電網(wǎng)條件下準(zhǔn)確獲取基波正序電壓的頻率和相位，兼具動(dòng)態(tài)響應(yīng)快和魯棒性強(qiáng)的特點(diǎn)。仿真和實(shí)驗(yàn)驗(yàn)證了該方法的有效性和優(yōu)越性。

1 改進(jìn)SOGI設(shè)計(jì)

1.1 傳統(tǒng)SOGI

首先，介紹傳統(tǒng)SOGI產(chǎn)生正交信號(hào)的原理，其結(jié)構(gòu)框圖如圖2所示。

圖2 SOGI的結(jié)構(gòu)框圖

推導(dǎo)傳遞函數(shù)得到

圖3 D(s)的伯德圖

圖4 Q(s)的伯德圖

1.2 改進(jìn)的SOGI

本文在傳統(tǒng)SOGI結(jié)構(gòu)的基礎(chǔ)上，通過添加第三個(gè)積分器的方式，增強(qiáng)正交信號(hào)發(fā)生器抑制直流偏移的能力，消除直流偏移的SOGI，如圖5所示。圖中，為第三條積分支路的比例系數(shù)，p為對(duì)應(yīng)第三條積分支路的輸出電壓信號(hào)，其傳遞函數(shù)可表示為

根據(jù)式（3）的表達(dá)式，可以畫出其對(duì)應(yīng)的伯德圖，如圖6所示。

圖6 P1(s)的伯德圖

圖7 D1(s)的伯德圖

圖8 Q1(s)的伯德圖

針對(duì)上述問題，本文把可以消除直流偏移的SOGI改成固定頻率結(jié)構(gòu)，簡稱改進(jìn)SOGI（Improved, ISOGI），其結(jié)構(gòu)框圖如圖9所示。

圖9 改進(jìn)SOGI的結(jié)構(gòu)框圖

觀察圖9可知，ISOGI在標(biāo)稱角頻率n處調(diào)諧。其中，n=2p×50rad/s。被應(yīng)用于單相鎖相環(huán)時(shí)，無需頻率反饋回路。因此，ISOGI與SRF-PLL之間沒有相互依賴的環(huán)路，可以獨(dú)立進(jìn)行參數(shù)設(shè)計(jì)。同理，可由式（4）和式（5）推導(dǎo)得到ISOGI的傳遞函數(shù)分別為

1.3 ISOGI的參數(shù)選擇

以根據(jù)特征方程的根來選擇參數(shù)。假設(shè)=1，則()關(guān)于參數(shù)的根軌跡如圖10所示。當(dāng)過小時(shí)，會(huì)造成直流偏移估算變慢；當(dāng)過大時(shí)，會(huì)引起輸出正交信號(hào)的振蕩。為了避免上述問題，需要對(duì)參數(shù)進(jìn)行折中選擇。假設(shè)特征方程的三個(gè)根有相同的實(shí)部，即

根據(jù)式（10），求得與的函數(shù)關(guān)系式為

圖11是方程式（11）表示的曲線，每一點(diǎn)（k, p）代表ISOGI的一個(gè)參數(shù)值組合，是參數(shù)設(shè)計(jì)的依據(jù)。本文選用k=1和p=0.271 5作為仿真和實(shí)驗(yàn)時(shí)的ISOGI參數(shù)值。

為了進(jìn)一步驗(yàn)證上述參數(shù)設(shè)計(jì)方法的合理性，需要研究正交信號(hào)發(fā)生器的傳遞函數(shù)階躍響應(yīng)曲線。根據(jù)式（1）、式（6），可分別得到SOGI、ISOGI的傳遞函數(shù)階躍響應(yīng)為

圖12 D(s)和D2(s)的階躍響應(yīng)曲線

2 改進(jìn)鎖相結(jié)構(gòu)設(shè)計(jì)

由1.2節(jié)分析可知，ISOGI能夠有效地抑制輸入電壓中的直流偏移，然而電網(wǎng)諧波干擾的分布頻段很廣，ISOGI的濾波能力不足以完全消除。本文在SRF-PLL結(jié)構(gòu)基礎(chǔ)上，引入MAF來提升濾波性能，并把PI控制器改成P控制器以加快動(dòng)態(tài)響應(yīng)速度。本節(jié)主要介紹逐步改進(jìn)鎖相結(jié)構(gòu)的過程。

MAF是一種線性相位有限脈沖響應(yīng)濾波器，其頻域傳遞函數(shù)表示為

式中，Tw為窗口寬度，決定了MAF的響應(yīng)時(shí)間和抗干擾能力，本文選用Tw=0.01s。根據(jù)式（14），畫出MAF的伯德圖如圖13所示，分步實(shí)現(xiàn)改進(jìn)鎖相環(huán)結(jié)構(gòu)如圖14所示。

顯然，MAF具有優(yōu)越的陷波功能，能夠完全濾除頻率為1/w整數(shù)倍的諧波含量。圖14a為傳統(tǒng)SRF-PLL的結(jié)構(gòu)，在環(huán)路中引入MAF后得到圖14b所示的鎖相環(huán)結(jié)構(gòu)。由式（14）可知，MAF需要一個(gè)等于其窗口寬度的等待時(shí)間才能達(dá)到穩(wěn)態(tài)，較大的窗口寬度將導(dǎo)致較慢的MAF瞬態(tài)響應(yīng)。針對(duì)MAF造成的延時(shí)問題，本文把PI控制器換成P控制器以加快系統(tǒng)的響應(yīng)速度。此外，對(duì)q軸電壓分量除以d軸電壓分量的商進(jìn)行反正切函數(shù)運(yùn)算，能夠消除電壓幅值變化對(duì)鎖相環(huán)動(dòng)態(tài)性能和穩(wěn)定性的影響，并且使系統(tǒng)線性化。

圖14 分步實(shí)現(xiàn)改進(jìn)鎖相環(huán)結(jié)構(gòu)

但是，去掉PI控制器的積分作用之后，圖14b所示鎖相環(huán)無法追蹤頻率偏移，導(dǎo)致估算相位中存在穩(wěn)態(tài)誤差。因此，需要計(jì)算出相位偏差值，并進(jìn)行偏差補(bǔ)償。假設(shè)和′分別為輸入電壓相位和鎖相環(huán)估算相位，其計(jì)算公式為

其中

為了使MAF線性化，通過一階Pade近似逼近式（14）中的時(shí)延項(xiàng)，過程如下

將式（17）代入式（14），得到

根據(jù)上述假設(shè)和推導(dǎo)，圖14b的線性模型如圖15所示。

式中，D為小擾動(dòng)量；在相位鎖定時(shí)，e為常數(shù)。因此，可以求得式（19）分別在相位跳變和頻率跳變情況下的鎖相解，即

為了進(jìn)一步驗(yàn)證IPLL的穩(wěn)定性和穩(wěn)態(tài)性能，需要研究其傳遞函數(shù)的特點(diǎn)。根據(jù)圖15，同理可得到IPLL的線性模型如圖16所示。根據(jù)圖16，推導(dǎo)出IPLL的開環(huán)傳遞函數(shù)為

觀察式（22），IPLL閉環(huán)傳遞函數(shù)的特征方程為s2+2s/Tw+2kp/Tw=0。根據(jù)勞斯穩(wěn)定判據(jù)可知，當(dāng)Tw＞0、kp＞0時(shí)，IPLL是穩(wěn)定的。顯然，IPLL的開環(huán)傳遞函數(shù)是二階無差系統(tǒng)，當(dāng)輸入側(cè)發(fā)生相位/頻率跳變時(shí)，IPLL的輸出端沒有穩(wěn)態(tài)誤差，具有良好的穩(wěn)態(tài)性能。

3 改進(jìn)型單相鎖相環(huán)

本文以ISOGI作為正交信號(hào)發(fā)生器，以IPLL作為鎖相結(jié)構(gòu)，提出了一種改進(jìn)型單相鎖相環(huán)，即ISOGI-IPLL，其結(jié)構(gòu)框圖如圖17所示。其中，針對(duì)電網(wǎng)發(fā)生頻率偏移時(shí)ISOGI所造成的滯后相位，在鎖相環(huán)的估算相位中進(jìn)行了補(bǔ)償。

文獻(xiàn)[24]給出了基于固定頻率結(jié)構(gòu)SOGI-PLL的小信號(hào)模型。同理，根據(jù)圖17可以推導(dǎo)得到ISOGI-IPLL的小信號(hào)模型，如圖18所示。

圖17 ISOGI-IPLL的結(jié)構(gòu)框圖

圖18 ISOGI-IPLL的小信號(hào)模型

圖18中，p=2/(n)。根據(jù)該模型，ISOGI-IPLL的閉環(huán)傳遞函數(shù)為

4 仿真和實(shí)驗(yàn)結(jié)果

圖19 ISOGI-PLL的結(jié)構(gòu)框圖

圖20 SOGI-IPLL的結(jié)構(gòu)框圖

表1 鎖相環(huán)控制參數(shù)

Tab.1 The control parameters of PLLs

4.1 仿真分析

仿真模型搭建在Matlab/Simulink環(huán)境下，采樣頻率設(shè)置為10kHz，單相輸入電壓的額定值為220V/ 50Hz。為了檢驗(yàn)ISOGI-IPLL的動(dòng)態(tài)性能和穩(wěn)定性，本文設(shè)置了諧波注入、直流偏移注入、相位跳變、頻率跳變和電壓暫降五組仿真條件，仿真結(jié)果如圖21所示。

（1）諧波注入。在單相電壓中注入0.05(pu)的-5次諧波和0.05(pu)的+7次諧波。圖21a顯示了單相鎖相環(huán)穩(wěn)態(tài)時(shí)的估算頻率波形。顯然，ISOGI- IPLL和SOGI-IPLL都能有效消除諧波分量，實(shí)現(xiàn)穩(wěn)定鎖頻。但是，ISOGI-PLL受到諧波干擾，輸出頻率有明顯的波動(dòng)。這說明引入MAF之后，改進(jìn)鎖相結(jié)構(gòu)IPLL的濾波能力得到了極大的提升。

（2）直流偏移注入。在單相交流電壓中注入-20V的直流分量，其仿真結(jié)果如圖21b所示。顯然，直流偏移導(dǎo)致SOGI-IPLL在穩(wěn)態(tài)時(shí)存在一倍工頻的頻率振蕩，而ISOGI-IPLL卻能夠穩(wěn)定無差鎖頻，說明ISOGI可以很好地抑制直流偏移。此外，ISOGI-PLL存在二倍工頻的頻率振蕩，從側(cè)面驗(yàn)證了IPLL的濾波能力。

（3）相位跳變。在0.04s時(shí)刻，輸入電壓發(fā)生40°的相位跳變，單相鎖相環(huán)估算頻率的動(dòng)態(tài)響應(yīng)過程如圖21c所示。SOGI-IPLL動(dòng)態(tài)過程的超調(diào)量大約為9.12%；而ISOGI-PLL和ISOGI-IPLL的超調(diào)量相對(duì)較小。ISOGI-PLL需要10個(gè)電網(wǎng)周期才能恢復(fù)對(duì)頻率的準(zhǔn)確估算，而SOGI-IPLL和ISOGI- IPLL的恢復(fù)時(shí)間只需5個(gè)電網(wǎng)周期。這說明，去掉積分環(huán)節(jié)之后，IPLL加快了系統(tǒng)的動(dòng)態(tài)響應(yīng)過程。

（4）頻率跳變。在0.05s時(shí)刻，輸入電壓發(fā)生+5Hz的頻率跳變，單相鎖相環(huán)估算頻率的動(dòng)態(tài)響應(yīng)過程如圖21d所示。ISOGI-PLL動(dòng)態(tài)過程存在較大的超調(diào)量，約為24%，而SOGI-IPLL和ISOGI-IPLL幾乎不存在超調(diào)量，動(dòng)態(tài)響應(yīng)非常平穩(wěn)，沒有穩(wěn)態(tài)誤差，證明改進(jìn)鎖相結(jié)構(gòu)IPLL能夠很好地解決頻率偏移帶來的相位偏差問題。同樣，ISOGI-PLL需要10個(gè)電網(wǎng)周期才能恢復(fù)對(duì)輸入電壓的頻率追蹤，大約是SOGI-IPLL和ISOGI-IPLL所需時(shí)間的兩倍。因此，本文所提ISOGI-IPLL既能保持很快的動(dòng)態(tài)響應(yīng)速度，也能減少超調(diào)量，從而提高了動(dòng)態(tài)性能。

4.2 實(shí)驗(yàn)驗(yàn)證

為了驗(yàn)證所提單相鎖相環(huán)的準(zhǔn)確性，搭建了基于快速原型控制器YXSPACE的硬件平臺(tái)進(jìn)行實(shí)驗(yàn)驗(yàn)證，實(shí)驗(yàn)平臺(tái)如圖22所示。

圖22 實(shí)驗(yàn)平臺(tái)

南京研旭電氣科技有限公司的快速原型控制器YXSPACE，采用TI公司的C2000系列DSP-F28xx作為核心控制器，控制算法模型在PC端的Matlab/ Simulink環(huán)境中搭建，模型中的接口與硬件驅(qū)動(dòng)接口綁定后，再結(jié)合TI公司的CCS編譯工具產(chǎn)生可執(zhí)行文件，下載至YXSPACE控制器中運(yùn)行。實(shí)驗(yàn)使用ITECH公司的可編程交流電源IT7600來產(chǎn)生單相電壓信號(hào)，經(jīng)過基于LV25-P電壓傳感器的信號(hào)調(diào)理電路獲取采樣電壓，最后輸入YXSPACE控制器中進(jìn)行單相鎖相環(huán)算法運(yùn)行控制并導(dǎo)出實(shí)驗(yàn)波形數(shù)據(jù)，實(shí)驗(yàn)結(jié)果如圖23所示。

整個(gè)實(shí)驗(yàn)的采樣頻率設(shè)定為10kHz，電壓額定值為220V/50Hz。實(shí)驗(yàn)過程中的電網(wǎng)故障條件與仿真時(shí)的設(shè)定保持相同。對(duì)比圖21的仿真結(jié)果以及圖23的實(shí)驗(yàn)結(jié)果，二者在相同故障條件下的波形高度一致，驗(yàn)證了所提算法在理論上的正確性。圖23a表明，相比于傳統(tǒng)PLL，本文提出的IPLL結(jié)構(gòu)具備更強(qiáng)的諧波抑制能力。圖23b表明，輸入電壓存在直流偏移時(shí)，會(huì)導(dǎo)致輸出端同時(shí)存在單頻振蕩和倍頻振蕩。所提ISOGI可以抑制直流偏移，有效消除單頻振蕩分量；所提IPLL能夠?yàn)V除倍頻振蕩干擾。圖23c和圖23d表明，當(dāng)輸入電壓發(fā)生相位/頻率跳變時(shí)，SOGI-IPLL和ISOGI-IPLL的動(dòng)態(tài)響應(yīng)過程相似，調(diào)節(jié)時(shí)間較短，都有平滑的動(dòng)態(tài)響應(yīng)曲線；然而，ISOGI-PLL受到倍頻振蕩干擾，響應(yīng)速度較慢。因此，所提IPLL在具有優(yōu)越濾波功能的同時(shí)，兼?zhèn)淞己玫膭?dòng)態(tài)性能。根據(jù)不同電網(wǎng)故障情況下的實(shí)驗(yàn)結(jié)果，本文提出的ISOGI-IPLL可以消除直流偏移，抑制諧波干擾，具備較快的響應(yīng)速度和平滑的動(dòng)態(tài)曲線，能夠穩(wěn)定無差鎖頻，從而準(zhǔn)確地追蹤電網(wǎng)的相位信息。

5 結(jié)論

針對(duì)傳統(tǒng)SOGI-PLL的缺陷，本文提出了一種改進(jìn)單相鎖相環(huán)技術(shù)，適用于電網(wǎng)存在直流偏移和諧波干擾的條件。該方法利用添加積分支路和固定頻率結(jié)構(gòu)來改進(jìn)SOGI，消除直流偏移和優(yōu)化參數(shù)設(shè)計(jì)；通過引入MAF和去掉積分環(huán)節(jié)來改進(jìn)SRF- PLL，抑制高頻諧波和加快響應(yīng)速度。仿真和實(shí)驗(yàn)結(jié)果一致，驗(yàn)證了理論分析的正確性。實(shí)驗(yàn)結(jié)果表明，改進(jìn)的單相鎖相環(huán)技術(shù)在直流偏移和諧波干擾的電網(wǎng)故障條件下都能穩(wěn)定無差地鎖定頻率，進(jìn)而準(zhǔn)確地追蹤電網(wǎng)同步相位，具有響應(yīng)速度快和魯棒性強(qiáng)的特點(diǎn)。由于所提改進(jìn)鎖相環(huán)方法添加了積分支路并引入MAF，無可避免地增加了結(jié)構(gòu)復(fù)雜度，加大了運(yùn)算量并造成一定的時(shí)間延遲。如何簡化系統(tǒng)結(jié)構(gòu)、選擇更加簡便和快速的方法來消除直流偏置和諧波干擾，還有待進(jìn)一步研究。

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Single-Phase Phase-Locked Loop for DC Offset and Harmonic Interference

1112

（1. School of Electric Power South China University of Technology Guangzhou 510640 China 2. School of Automation Science and Engineering South China University of Technology Guangzhou 510640 China）

Aiming at the common problems of DC offset and harmonic interference in power grids, an improved phase-locked loop algorithm based on second-order generalized integrator phase- locked loop (SOGI-PLL) is proposed. In order to suppress the DC offset and simplify the parameter design, an integral branch is added to the pre-stage second-order generalized integrator (SOGI), and the SOGI is changed to a fixed frequency structure. A moving average filter is introduced into the post-stage loop of phase-locked loop (PLL) to enhance filtering performance. For the purpose of speeding up dynamic response, the integral part of PI controller is removed. Bode diagram analysis and small signal model derivation are used to improve structure design and determine the corresponding parameters. The proposed improved single-phase phase-locked loop technology can effectively eliminate DC offset and high-frequency harmonics, while having good dynamic performance and stability. Finally, Matlab/Simulink simulation and related experiments verify the proposed method.

Second-order generalized integrator, phase-locked loop, DC offset, harmonic interference

10.19595/j.cnki.1000-6753.tces.200595

TM761

曾 君 女，1979年生，博士，教授，博士生導(dǎo)師，研究方向電力電子應(yīng)用、分布式發(fā)電的能量管理和智能控制。E-mail: junzeng@scut.edu.cn

劉俊峰 男，1978年生，博士，副教授，研究方向?yàn)殡娏﹄娮討?yīng)用、高頻配電系統(tǒng)、運(yùn)動(dòng)控制。E-mail: aujfliu@scut.edu.cn（通信作者）

2020-06-02

2020-08-12

（編輯 陳 誠）