高可靠硅壓力式靜壓信號處理電路設計與實現

周 朋， 張興宇， 劉靖雷， 唐燕彬， 王立武

(北京空間機電研究所，北京 100076)

返回艙回收分系統在返回過程中需要在指定高度根據開傘控制信號完成開傘動作，降落傘打開后，降低返回艙著陸速度，實現回收軟著陸。其中指定高度開關信號由靜壓高度控制器給出，目前中外靜壓高度的測量通常采用膜盒和硅壓技術實現。膜盒能夠跟隨外界氣壓變化而產生彈性形變，從而使與其相連的中心桿產生位移，位移量與外界氣壓符合一定數學關系，當外界氣壓達到一定值時，中心桿隨之到達指定位置，接通觸點，發(fā)出指定高度信號，中國目前已經掌握了膜盒敏感元件的生產技術，航空領域中大部分飛機采用的就是基于膜盒原理的高度測量單元[1-2]，神舟飛船的開傘控制信號也是由膜盒式靜壓高度控制器給出[3]。雖然膜盒工藝簡單，便于生產，但其靈敏度低，機械放大機構使誤差增大，性能不穩(wěn)定，且滯后、彈性后效，使得準確度降低。相比于膜盒式靜壓高度控制器，硅壓力式靜壓高度控制器利用單晶硅的壓阻效應，制成力電變換器，具有更高的精度和抗振性能，同時減小了體積，降低了功耗。外國航空航天領域已被廣泛采用，中國硅壓力傳感器的生產工藝技術有限，應用主要依靠進口，目前中國部分飛機的高度表采用硅壓力傳感器實現，對體積重量有一定要求的無人機，通常也采用硅壓力傳感器作為高度敏感元件[4-5]。新一代載人飛船的高度敏感元件選用了硅壓力式靜壓高度控制器和膜盒式靜壓高度控制器組成異構雙機冗余系統提高系統可靠性。其中硅壓力式靜壓高度控制器由靜壓高度信號盒和靜壓信號處理器組成。靜壓高度信號盒中的高精密半導體電阻應變片組成惠斯頓電橋，當外界氣壓發(fā)生變化時，半導體材料產生壓阻效應，并依靠良好的彈性形變來進行力電變換，將氣壓的變化映射至0～5 V的電壓模擬量輸出。靜壓信號處理器對采集到的模擬量信號進行處理，將處理后的模擬信號與指定高度相對應的基準電壓進行比較，得到對應指定高度的開關控制量，兩個單機均采用三模冗余可靠性設計。

基于此，現設計靜壓信號處理器，研究靜壓信號處理器的電路組成和優(yōu)化，并通過仿真計算，論證基于三模冗余備份靜壓信號處理器的高可靠性，最后通過試驗驗證電路設計優(yōu)化對系統性能的改善。

1 靜壓信號處理器組成

靜壓信號處理器為三模冗余結構，每一路都是由電源電路、電壓跟隨、基準電壓比較和光耦隔離電路模塊組成，最終三路均輸出指定高度的開關信號，3個開關信號經過三取二電路進行邏輯判斷后，最終輸出代表指定高度的特征高度開關，靜壓信號處理電路組成框圖如圖1所示。電源電路模塊將系統總體提供的+28 V電源電壓經過熔斷器、濾波器和直流對直流變換器(DC-DC converter)轉換為±12 V電源，給電路中的集成芯片供電，同時+12 V經過線性穩(wěn)壓器得到的+5 V電壓用于生成代表指定高度的基準電壓。靜壓高度信號盒輸出的靜壓信號模擬量進入靜壓信號處理器，首先連接電壓跟隨模塊，進行阻抗匹配，隨后通過基準電壓比較模塊與代表指定高度的基準電壓模擬量信號相比較，得到代表指定高度的開關量信號，此開關量信號通過光耦隔離電路將前后級電路進行隔離保護。最終三路開關量信號通過三取二表決電路的判斷，輸出具有較高可靠性的特征高度開關信號。

圖1 靜壓信號處理器功能框圖Fig.1 The function block diagram of the static pressure signal processor

2 靜壓信號處理器電路設計和實現

2.1 電源電路

電源電路將+28 V系統電源轉換成為各個集成芯片供電所需的±12 V電源以及生成基準電壓的+5 V基準電源。生成±12 V的供電主路原理圖如圖2所示。

圖2 供電主路原理圖Fig.2 The schematic of the Power main road

F1、F2和R1組成過流保護電路，熔斷器F1、F2并聯提高系統可靠性，其中一個支路中連接電阻R1，實現兩個熔斷器的可測試性。+28 V電源通過過流保護電路連接至濾波器FMSA-461(Z1)，后通過DCDC-MSA2812(T1)變換，輸出±12 V電源，±12 V電源中間連接電容進行濾波穩(wěn)壓。

基準電壓供電電路如圖3所示，指定高度的基準電壓是由基準電源經過電阻分壓得到，DC-DC輸出電壓紋波比較大，不適合用作基準電源使用，線性穩(wěn)壓器輸出的電壓更加穩(wěn)定，因此選用線性穩(wěn)壓器MSK5215-5.0H(D1)將+12 V電壓變換得到的+5 V電壓作為基準電源使用，電解電容C1和C3濾除低頻噪聲，電容C2濾除高頻噪聲。

圖3 基準電壓供電電路原理圖Fig.3 The schematic of the reference voltage supply circuit

2.2 電壓跟隨電路

代表高度的靜壓模擬量信號傳輸至靜壓信號處理器后，首先連接由電阻R1和電容C1構成的低通濾波器，然后連接至由LM124(D2)組成的電壓跟隨電路。如圖4所示，電壓跟隨電路的輸入高阻抗和輸出低阻抗的特性完成了前后級電路間的阻抗匹配，起到了承上啟下的作用。

圖4 電壓跟隨電路原理圖Fig.4 The schematic of the voltage follow circuit

2.3 基準電壓比較電路

2.3.1 基準電壓比較電路設計

基準電壓比較電路采用同相遲滯比較電路，電路原理圖如圖5所示。電阻R1～R3為遲滯寬度調試電阻，電阻R4～R7為生成基準電壓的分壓電阻，基準電源+5 V可以通過這4個電阻分壓得到代表指定高度的基準電壓Uref。此基準電壓作為比較器的負端輸入：U-。高度信號模擬量連接至比較器LM139(D3)的正端：U+，當U+大于基準電壓U-時，比較器的輸出為高電平，反之為低電平。

圖5 基準電壓比較電路原理圖Fig.5 The schematic of the reference voltage comparison circuit

2.3.2 基準電壓比較電路原理

基準電壓比較電路采用同相遲滯比較電路來防止信號干擾造成的輸出電壓Uo的抖動，同相遲滯比較電路原理如下。

當輸入高度信號Ui由低向高變化時，U+開始時小于U-(Uref)，比較器D3輸出低電平，當Ui增大到正向閾值電壓UT+時，使得U+=U-，隨著Ui的繼續(xù)增大，U+大于U-，比較器D3輸出高電平；反之，當輸入高度信號Ui由高向低變化時，U+開始時大于U-，比較器D3輸出高電平，當Ui減小到負向閾值電壓UT-時，使得U+=U-，隨著Ui的繼續(xù)減小，U+小于U-，比較器D3輸出低電平。當UT+大于UT-時，形成遲滯環(huán)，如圖6所示。

圖6 電壓傳輸特性圖Fig.6 The characteristics of the voltage transmission

遲滯寬度公式推導過程如下：

在輸入電壓Ui由低向高的變化過程中，當電壓Ui到達門限電壓UT+時，輸出電壓從低電平向高電平翻轉，UT+計算表達式為

(1)

即

(2)

在輸入電壓Ui由高向低變化的過程中，當電壓Ui到達門限電壓UT-時，輸出電壓從高電平向低電平翻轉，如圖6所示，可以推出UT-計算表達式為

(3)

式(3)中：Ucc為比較器LM139(D3)的輸出端所連接的上拉電阻處的電壓。

即

(4)

R3受后級電路的約束，選定為24 kΩ。

取R2?R3，可將公式簡化為

(5)

由式(2)、式(5)可知

(6)

2.3.3 基準電壓比較電路抗干擾能力分析

在輸入電壓Ui由0逐漸增大的過程中，如圖7(a)所示，當遲滯寬度小于輸入電壓Ui的干擾紋波時，在閾值電壓附近，干擾紋波會造成輸出電壓的抖動。結合分辨率的要求，適當放寬遲滯寬度，輸入電壓Ui達到正向閾值電壓后，擾動紋波無法使Ui波動至反向閾值電壓以下，由此輸出電壓保持高電平，消除抖動，如圖7(b)所示。

圖7 遲滯寬度對輸出影響分析圖Fig.7 The influence analysis chart of hysteresis width on output

由以上分析可知，ΔUT的存在可以消除由輸入電壓Ui中的干擾所帶來的邏輯抖動，且ΔUT越大抗干擾能力越強，但同時ΔUT不易取值過大，以免影響高度電壓模擬量的分辨率[6-9]。

2.4 光耦隔離電路

光耦隔離電路如圖8所示。由比較器輸出的高度開關量傳輸至光耦HSSR-7111(V1)，經過光電隔離后輸出。光耦輸入負通過電阻R2連接至電源正，防止高度開關信號無效時，光耦輸入負端處于懸空狀態(tài)。由于比較器的灌電流能力不足，增加三極管V3，滿足光耦對輸入電流值的要求。

圖8 光耦隔離電路原理圖Fig.8 The schematic of the optocoupled isolation circuit

2.5 三取二開關電路

三取二開關電路由雙觸點繼電器2JL0.5-1實現。靜壓信號處理器采用三模冗余結構，三路隔離后的高度開關分別控制各個支路中的繼電器線包加斷電，電路圖如圖9(a)所示。每個線包的狀態(tài)決定相對應的2個觸點的開關狀態(tài)，3個繼電器的6個觸點通過組合排列構成三取二邏輯電路，電路原理圖如圖9(b)所示。

圖9 三取二開關原理圖Fig.9 The schematic of the three-in-two switch circuit

3 電路優(yōu)化設計

3.1 電源電路優(yōu)化設計

為了更好地抑制浪涌電流并減小供電電源的紋波，對電源電路進行優(yōu)化設計，在輸入端增加電阻R2(51 Ω)，并在電源輸出端增加電感L1、L2、L3，優(yōu)化后的電路如圖10所示。

圖10 供電主路優(yōu)化后設計Fig.10 The optimizing design of the power main road

3.2 基準電壓比較電路優(yōu)化設計

如圖5所示，初始設計時，此電路中的電阻R1取值10 kΩ，R2取值1 MΩ，Ucc取值+12 V。由式(6)可知，初始設計ΔUT≈0.03 V。由于高度信號模擬量傳輸過程中的干擾，此遲滯寬度不能完全消除輸入信號波動帶來的抖動。優(yōu)化設計時將電阻R2增大至2 MΩ，優(yōu)化后ΔUT≈0.06 V。此遲滯寬度在滿足分辨率要求的前提下，完全消除了開關抖動，提高了系統抗干擾能力。

4 三模冗余可靠性設計計算

針對本產品選用的三模冗余結構，對此模型的可靠性進行分析，選用馬爾可夫模型法進行建模和定量計算。首先對系統進行以下假設。

(1)系統在開始時可靠度均為1，失效率為λ，維修率為μ。

(2)系統開始工作時處于完好狀態(tài)。

(3)組成該系統的設備、零件的壽命和失效后修復時間分布均服從指數分布。

則某一模塊在時刻t處于失效狀態(tài)，而在時刻t+Δt處于正常工作狀態(tài)的概率為1-e-μΔt，將其按級數展開，對于很小的Δt可簡化為1-e-μΔt≈μΔt；同理，則某模塊在時刻t處于正常狀態(tài)，而在時刻t+Δt處于正常故障狀態(tài)的概率為1-e-λΔt，將其按級數展開，對于很小的Δt，可簡化為1-e-λΔt≈λΔt。

狀態(tài)參數定義如下：狀態(tài)P0：系統完好。狀態(tài)P1：3個模塊中1個模塊產生失效，被測試出并成功切除故障部件，此時系統成為雙機比較系統。狀態(tài)P2：2個模塊都失效，均被定位到且成功切除，成為單機運行狀態(tài)。狀態(tài)P3：系統完全失效。

三模系統的馬爾可夫狀態(tài)轉移圖如圖11所示。

圖11 三模系統的馬爾可夫狀態(tài)轉移圖Fig.11 The Markov state transfer chart of the three-mode system

由圖11以及對馬爾可夫理論和建模、分析的知識，可以列出微分方程為

(7)

式(7)中：Pi(t)為系統中有i個模塊失效的概率隨時間變化的函數。

初始條件為零時刻三個模塊都是正常的，即P0=[1 0 0]。

根據以上條件能計算任何系統可發(fā)生情況的轉移概率，根據對狀態(tài)定義可知，可靠度為R(t)=P0(t)+P1(t)。取單臺計算機的失效率λ=0.001 h-1，模塊的維修率u=0.1 h-1。通過MATLAB軟件進行計算仿真后得到的可靠度R隨時間t變化的曲線如圖12所示。從圖12中可以看出，80 h以內，三模冗余系統的可靠度高于0.995，靜壓信號處理器工作在飛船返回著陸階段，工作時長小于1 h，三模冗余的結構設計使得系統具有較高的可靠性[10-13]。

圖12 三模冗余系統可靠度變化曲線Fig.12 The reliability change curve of the three-mode system

5 驗證試驗

5.1 試驗前準備

產品的功能和性能驗證試驗，需要采集三路繼電器觸點開關，即3個高度基本開關和由3個基本開關在三取二邏輯后所得到的表征特征高度的邏輯開關狀態(tài)。采用電阻分壓的原理分別將各個開關量轉換成可以通過示波器測量的電信號，開關采集電路如圖13所示。其中三路基本開關的采集選用每一路繼電器第一對觸點開關的常閉觸點，測試點1連接常閉觸點端。邏輯開關的采集電路是將分壓電阻連接至邏輯開關+端，測試點2也是通過此點引出。

圖13 開關采集電路原理圖Fig.13 The schematic of switch acquisition circuit

邏輯開關是3個基本開關的常開觸點三取二后得到。在特征高度到達前，繼電器線包不加電，常閉觸點閉合，測試點1為低電平，測試點2為高電平；特征高度到達后，繼電器線包加電，常開觸點閉合，測試點1為高電平，測試點2為低電平。

5.2 三路開關輸出功能驗證試驗

如圖14所示，紅色波形為0～5 V的模擬量輸入信號，黃、綠、藍波形分別為三路基本開關采集電路的測試點1電壓信號，當輸入模擬量信號超過特征高度的基準電壓(約為+1.5 V)時，三路基本開關常閉觸點斷開，測試點1輸出高電平。試驗結果滿足設計要求。

圖14 三路開關功能驗證采集圖Fig.14 The function verification acquisition diagram for three switches

5.3 邏輯開關電路功能驗證試驗

三路基本開關與三取二后得到的表征特征高度的邏輯開關的狀態(tài)如圖15所示。由圖15可知，在其中任意一路基本開關失效后，邏輯開關仍然能夠正常工作，如果其中兩路基本開關失效，則邏輯開關失效。黃、綠、藍波形分別為三路基本開關采集電路的測試點1電壓信號，紅波形分別為邏輯開關采集電路的測試點2電壓信號。

圖15 三取二邏輯開關狀態(tài)采集圖Fig.15 The state acquisition diagram of two out of three logic switch

5.4 浪涌電流優(yōu)化調試結果

對電源電路的浪涌電流進行調試，使用電流鉗測量加電瞬間的浪涌電流，電流鉗設置為100 mV/A，用示波器記錄，優(yōu)化前浪涌電流曲線(i-t)如圖16(a)所示，優(yōu)化后浪涌電流曲線如圖16(b)所示。

圖16 浪涌電流優(yōu)化前后比對圖Fig.16 The comparison of the surge current before and after optimization

如圖16所示，優(yōu)化前浪涌電流持續(xù)時間7.4 μs，最大浪涌電流為2.03 A；優(yōu)化后浪涌電流持續(xù)時間7.6 μs，最大浪涌電流為1.43 A。可以得出，最大浪涌電流減小至初始值的71%，優(yōu)化設計有效。

5.5 供電輸出優(yōu)化調試結果

供電電路輸出的±12 V電源優(yōu)化前波形如圖17(a)所示，優(yōu)化后波形如圖17(b)所示。優(yōu)化前±12 V電源的峰峰值為680 mV，優(yōu)化后±12 V電源的峰峰值為280 mV，優(yōu)化設計使電源紋波減小至初始值的41%。

圖17 ±12 V電源優(yōu)化設計比對圖Fig.17 The comparison of the ±12V power before and after optimization

5.6 基準電壓比較電路遲滯寬度調試結果

圖18所示為遲滯寬度初始設計效果波形圖， 圖19所示為遲滯寬度優(yōu)化后設計效果波形圖。從圖18中可知，遲滯寬度初始設計值ΔUT=1.515-1.487 5=0.027 5≈0.03 V。從圖19中可知，遲滯寬度優(yōu)化后設計值ΔUT=1.506 2-1.45=0.056 2≈0.06 V，與第3.2節(jié)計算結果一致。

圖18 優(yōu)化前門限值波形圖Fig.18 The value of the threshold before optimization

圖19 優(yōu)化后門限值波形圖Fig.19 The value of the threshold after optimization

6 結論

介紹了靜壓信號處理器電路的功能組成和設計實現，并針對浪涌電流、電源紋波和遲滯寬度，進行了電路的優(yōu)化設計，同時通過MATLAB研究三模冗余結構的可靠性，通過試驗和仿真結果可以得出以下結論：①當輸入模擬量高于基準電壓時，特征高度開關能夠有效閉合、三取二邏輯輸出正常，滿足功能要求；②一次電源輸入端母線串聯限流電阻能夠有效降低浪涌電流；③DC-DC二次電源輸出前端串聯電感，可以減小電源紋波；④通過電阻參數調整可以控制比較電路的遲滯寬度，基準電壓比較電路的遲滯寬度理論計算過程有效；⑤同時針對三模冗余結構建模計算，仿真結果表明三模冗余結構具有較高的可靠性。