電力無線專網(wǎng)規(guī)劃精準(zhǔn)實測設(shè)備的FPGA設(shè)計與實現(xiàn)

羅義軍，楊 凡，李 勁

(1.武漢大學(xué)電子信息學(xué)院，湖北武漢 430072；2.武漢紡織大學(xué)電子與電氣工程學(xué)院，湖北武漢 430200)

0 引言

電力通信系統(tǒng)是保障電力能夠安全地正常運作的重要載體,為了滿足智能電力通信網(wǎng)在帶寬、實時性、安全性的要求，基于分時長期演進(TD-LTE)技術(shù)，在國家無線電委員會批準(zhǔn)的230 MHz電力專用頻譜上研究開發(fā)的新型電力無線寬帶系統(tǒng)是一種電力無線專網(wǎng)，系統(tǒng)采用正交頻分復(fù)用技術(shù)(OFDM)、載波聚合、干擾抑制、靈活的幀結(jié)構(gòu)以及2層安全保護等關(guān)鍵技術(shù)，實現(xiàn)對電力業(yè)務(wù)的定制開發(fā)[1]。

隨著電力設(shè)施數(shù)量的增加，電力無線專網(wǎng)基站的規(guī)劃與建設(shè)顯得更加重要。為推動互聯(lián)網(wǎng)與電力系統(tǒng)各領(lǐng)域深度融合和創(chuàng)新發(fā)展，國家電網(wǎng)公司開展了全球能源互聯(lián)網(wǎng)前瞻研究[2]。但目前國內(nèi)外涉及電力通信無線專網(wǎng)尚無一整套融合現(xiàn)場精準(zhǔn)實測的規(guī)劃仿真系統(tǒng)，基站仿真長期存在著基站選址不準(zhǔn)確、頻段選取不科學(xué)、接入方式不可靠等問題。在智能電網(wǎng)快速發(fā)展的背景下如何獲取海量真實的基站數(shù)據(jù)，成為電力無線專網(wǎng)規(guī)劃亟需解決的問題。

針對電力無線專網(wǎng)通信基站規(guī)劃上述存在的問題，本文從電力無線專網(wǎng)頻段需求出發(fā)，設(shè)計實現(xiàn)一款針對電力無線專網(wǎng)230 MHz頻段范圍的射頻接收機及頻譜分析硬件設(shè)備，為計算機基站規(guī)劃仿真提供真實可靠的現(xiàn)場基站數(shù)據(jù)。

1 系統(tǒng)整體設(shè)計與原理分析

1.1 系統(tǒng)整體設(shè)計

根據(jù)電力無線專網(wǎng)的功能需求，整個硬件架構(gòu)包括FPGA載板，AD采集子板和外部存儲板。其中FPGA設(shè)計包括A/D控制模塊、數(shù)據(jù)處理模塊、信道化模塊、DDR3緩存控制模塊、PCIe控制模塊等。FPGA選用XC7K325TFFG900，F(xiàn)PGA整體方案實現(xiàn)見圖1。

圖1 系統(tǒng)整體設(shè)計框圖

射頻接收是電力無線專網(wǎng)硬件系統(tǒng)的核心功能，為了簡化系統(tǒng)的結(jié)構(gòu)，系統(tǒng)選用AD9364射頻收發(fā)子板作為A/D采集模塊，完成整個系統(tǒng)的LTE 230 MHz模擬射頻信號接收過程。AD9364支持頻段70 MHz～6.0 GHz，支持TDD和FDD模式，接收器噪聲系數(shù)小于2.5 dB，擁有強大的收發(fā)增益控制等。FPGA載板通過FMC接口與AD9364子板進行數(shù)據(jù)交換和配置。

AD9364正常工作時，如圖2的接收通道操作所示，F(xiàn)PGA接收到AD9364的信號還需要進行一系列處理，接收通道模塊需要對信號進行差分轉(zhuǎn)單端，時序?qū)R，雙倍數(shù)據(jù)速率(DDR)轉(zhuǎn)單倍數(shù)據(jù)速率(SDR)，信號拼接處理，然后信號會經(jīng)過子信道及FFT運算。

圖2 AD9364接收通道模塊設(shè)計框圖

為了實現(xiàn)100 Hz的頻譜分辨率，系統(tǒng)采用數(shù)字信道化技術(shù)，將信號分為10個子信號，每個子信號的頻譜內(nèi)容等分，互不干擾，通過下抽子信號，達到降采樣目的，最后多通道的FFT結(jié)果拼接，實現(xiàn)預(yù)期的頻譜分辨率。子信道劃分及FFT模塊設(shè)計框圖見圖3。

圖3 子信道劃分及FFT模塊設(shè)計框圖

1.2 原理分析

頻譜分析是本系統(tǒng)的核心功能之一，硬件FFT相比于軟件FFT，運算速度快，精度可控。由數(shù)字信號處理知識可知，信號采樣頻率和FFT點數(shù)決定頻譜的分辨率。在FPGA實現(xiàn)中，F(xiàn)FT IP核采樣點數(shù)有限制，為提高頻譜分辨率，頻譜分析采用數(shù)字信道化手段。采用多通道濾波的結(jié)構(gòu)，將接收信號轉(zhuǎn)換為多路信號處理，每個子信道的有效帶寬中心頻率不同，其他參數(shù)相同，每個通道通過混頻操作將接收信號搬移至信道零中頻位置。如圖3所示，子信道信號經(jīng)過混頻，CIC、HB濾波，低通濾波后，完成數(shù)字信道化操作；通過降低輸出信號采樣率，達到每個通道更高的頻譜分辨率，最終將多個通道頻譜拼接在一起，得到信號的整體頻譜圖。

每個子信道將獨立地進行混頻，采樣率下抽，低通濾波操作，如式(1)所示：

(1)

式中:wk為第k信道中心頻率，MHz；BW為掃頻帶寬，MHz；N為子信道數(shù)量。

圖4中，N個子信道將最大掃頻帶寬BW以奇型信道均勻劃分，每個子信道具有相同的有效帶寬BW/N，每個子信道對應(yīng)的中心頻率wk以帶寬為步長增加。這種劃分方法結(jié)構(gòu)簡單，易于實現(xiàn)；通過將接收信號劃分為10個窄帶信號，每個信號獨立進行FFT操作，達到了輸出頻譜分辨率100 Hz的要求。

圖4 奇型信道均勻劃分

2 系統(tǒng)FPGA設(shè)計

2.1 AD9364控制及接收通道設(shè)計

AD9364芯片需要進行正確的配置才能正常工作，配置文件由ADI配置軟件生成，經(jīng)Python處理后供AD9364控制模塊調(diào)用。FPGA使用SPI通信協(xié)議配置AD9364寄存器。上電后，AD9364控制狀態(tài)機初始狀態(tài)為寄存器配置狀態(tài)，對AD9364進行初始化配置；配置結(jié)束后，F(xiàn)PGA會根據(jù)讀取的AD9364鎖定狀態(tài)選擇是否進入通道測試狀態(tài)；通道測試狀態(tài)下，AD9364會進入環(huán)回測試模式，在該測試模式下，F(xiàn)PGA向AD9364發(fā)送的數(shù)據(jù)通過AD9364接收通道回傳至FPGA，以此測試FPGA與AD9364的發(fā)射通道的數(shù)據(jù)完整性；這個環(huán)節(jié)會調(diào)節(jié)接收數(shù)據(jù)的延時，保證接收數(shù)據(jù)的正確。然后狀態(tài)機跳轉(zhuǎn)至初始化結(jié)束狀態(tài)，AD9364退出測試模式，開始正常工作。操作流程如圖5所示。

圖5 AD9364控制狀態(tài)機示意圖

正常工作下，控制狀態(tài)機等待上位機的指令。接收到指令后，根據(jù)指令解析得到寄存器需要讀寫的數(shù)量及是否需要AD9364重新進行校準(zhǔn)鎖定；如果需要重新校準(zhǔn)鎖定，狀態(tài)機會跳轉(zhuǎn)至寄存器配置狀態(tài)，流程與上電初始化的操作一致，但此時寄存器配置內(nèi)容由上位機發(fā)送到FPGA，不再使用初始化配置內(nèi)容；如果不需要重新校準(zhǔn)鎖定，狀態(tài)機會直接進入寄存器讀寫狀態(tài)，等待讀寫結(jié)束后，狀態(tài)機重新回到等待狀態(tài)，等待上位機的下一次指令。

根據(jù)圖2的結(jié)構(gòu)，F(xiàn)PGA對接收的信號，包括數(shù)據(jù)，時鐘及指示信號進行差分信號轉(zhuǎn)單端信號處理，接收隨路時鐘加入到全局時鐘網(wǎng)絡(luò)，為數(shù)據(jù)處理提供數(shù)據(jù)時鐘；然后單端處理的數(shù)據(jù)信號進行時序?qū)R；時序?qū)R后的數(shù)據(jù)還需要進行IDDR操作取出I、Q路數(shù)據(jù)，將接收時鐘上升沿數(shù)據(jù)取出作為I路數(shù)據(jù)，下降沿數(shù)據(jù)取出作為Q路數(shù)據(jù)。由于芯片接口位寬限制，一個時鐘周期AD9364只能傳輸一半的I、Q數(shù)據(jù)，F(xiàn)PGA需要根據(jù)rx_frame判斷當(dāng)前I、Q數(shù)據(jù)是完整I、Q數(shù)據(jù)的高六位還是低六位。圖6為AD9364控制及接收通道數(shù)據(jù)處理的模塊頂層的RTL圖。

圖6 AD9364控制及接收通道頂層RTL圖

由于接收數(shù)據(jù)需要2個時鐘周期才能處理一個完整信號，所以接收時鐘頻率是AD9364的數(shù)據(jù)速率的2倍。LTE 230 MHz的頻率范圍為223～235 MHz，經(jīng)過計算及為了后續(xù)FFT操作方便，確定采樣頻率為65.536 Msps，信號帶寬16.384 MHz，接收時鐘為131.072 MHz，接收通道中心頻率229 MHz。

2.2 子信道劃分及頻譜分析處理部分

如圖3所示，數(shù)字信道化模塊的輸入是一個中頻信號，實際操作中，AD9364輸出至FPGA的信號是I、Q基帶信號，已經(jīng)在零中頻附近。所以這里需要對I、Q基帶信號進行上變頻操作，搬移至信號采樣率的1/4處。如式(2)所示：

ch(t)=I(t)·cosw(t)-Q(t)·sinw(t)

(2)

式中：ch(t)為中頻信號，MHz；I(t)、Q(t)為基帶信號，MHz；w(t)為混頻中心頻率，MHz。

將I路信號與cos相乘，Q路信號與-sin相乘，并把2路信號相加；將信號搬移至16.384 MHz，完成IQ調(diào)制上變頻，混頻正弦波由DDS IP核提供。如式(3)、式(4)所示：

In(t)=ch(t)·cosωn(t)

(3)

Qn(t)=ch(t)·-sinωn(t)

(4)

式中：In(t)、Qn(t)為第n子信道的I、Q信號，MHz。

調(diào)制中頻信號并行進入N個信道，每個子信道信號與設(shè)計好的不同頻率的正弦波進行混頻，分為2路，一路與cos相乘，為信道I路信號，另外一路與sin相乘，為信道Q路信號；每個子信道的中心頻率如表1所示，由于信道1、10的頻譜范圍不在223～235 MHz，F(xiàn)PGA不實現(xiàn)通道1、通道10。

表1 子信道劃分中各子信道中心頻點

如圖3所示，F(xiàn)PGA實現(xiàn)過程中，為了節(jié)省資源，DDS，CIC，F(xiàn)IR，F(xiàn)FT IP核都使用了多通道設(shè)置，多通道的設(shè)置提升了資源使用率，但是CIC，F(xiàn)IR IP核的多通道屬于時分復(fù)用，需要提升系統(tǒng)時鐘頻率，同時，F(xiàn)FT IP核運算周期固定，提升系統(tǒng)時鐘頻率可以減小FFT的計算耗時。為了將數(shù)據(jù)同步到更高的時鐘域，在混頻輸出到CIC模塊輸入之間需要使用一個異步FIFO同步數(shù)據(jù)的時鐘域。雖然FIFO的讀時鐘是寫時鐘的N倍，但是CIC模塊的輸入數(shù)據(jù)更新周期也是N個讀時鐘周期，所以FIFO的深度不需要太大，等到數(shù)據(jù)存到一定數(shù)量，讀寫可以同步進行，這個過程不會產(chǎn)生FIFO溢出。同步后的信號經(jīng)過CIC濾波，CIC濾波器可以在采樣率下抽時防止頻譜混疊，CIC IP核參數(shù)設(shè)置中，下抽倍數(shù)選擇10，級聯(lián)參數(shù)為3，代表下抽10倍采樣速率,級聯(lián)參數(shù)的設(shè)置使CIC的旁瓣抑制能力達到了-40.38 dB；經(jīng)過HB濾波，HB濾波器可以實現(xiàn)下抽2倍采樣速率的同時防止頻譜混疊，并且實現(xiàn)一個較為陡峭的過渡帶，最后經(jīng)過FIR低通濾波，濾除帶外多余信號；數(shù)字信道化使得輸出的信號采樣率下抽20倍，采樣率變?yōu)?.276 8 MHz。

下抽后的信號傳入FFT IP核，經(jīng)過32 768點數(shù)的FFT操作，可得到100 Hz的頻譜分辨率。FFT控制模塊將分離的I，Q 2路子信號組合成FFT IP核規(guī)定的數(shù)據(jù)格式，F(xiàn)FT IP核的接口協(xié)議為AXI4-Stream，每個FFT輸入數(shù)據(jù)通道的低16位為通道實部數(shù)據(jù)，高16位為通道虛部數(shù)據(jù)，8通道數(shù)據(jù)依次組成256位數(shù)據(jù)；FFT控制模塊控制FFT處理轉(zhuǎn)換的開始，F(xiàn)FT處理結(jié)束后，控制模塊將頻譜分析結(jié)果存入對應(yīng)的FIFO，然后轉(zhuǎn)存至DDR3。圖7是接收信道化及FFT模塊頂層RTL圖。

圖7 接收信道化及FFT模塊頂層RTL圖

3 測試結(jié)果

根據(jù)圖1的系統(tǒng)結(jié)構(gòu)，搭建了一套電力無線專網(wǎng)精準(zhǔn)實測設(shè)備。如圖8所示，F(xiàn)PGA載板與AD9364子板采用FMC接口連接，然后插入到上位機的PCIe插槽；使用Verilog HDL語言在Vivado 2019.1環(huán)境中完成系統(tǒng)的設(shè)計與調(diào)試工作。開發(fā)完成后對FPGA進行測試，測試過程主要分為2個部分。

圖8 整體聯(lián)調(diào)示意圖

3.1 信號接收部分測試

接收部分使用USB射頻信號源產(chǎn)生一個230 MHz的正弦信號，AD9364接收中心頻率為229 MHz，接收信號采樣速率為65.536 MHz。如圖9所示，經(jīng)過AD9364處理過的信號在FPGA中被正確拆分，顯示了系統(tǒng)良好的信號接收功能。

圖9 AD9364采集230 MHz單一點頻信號

3.2 頻譜分析部分測試

頻譜分析部分模塊使用LTE 10 MHz的信號作為測試輸入。通過上位機對PCIe發(fā)送指令，F(xiàn)PGA進行頻譜分析，通道數(shù)據(jù)存于DDR3，然后通過PCIe傳至上位機存儲；經(jīng)過MATLAB的頻譜拼接等后續(xù)處理后。結(jié)果如圖10所示，顯示了系統(tǒng)良好的頻譜分析能力。

圖10 LTE接收信號經(jīng)過FPGA處理后信號歸一化頻譜拼接圖

經(jīng)過仿真分析，從子信道化到后續(xù)的FFT，整個過程耗時12 ms，與MATLAB的相同頻譜分辨率數(shù)據(jù)處理耗時相比，速度提升大，頻譜輸出結(jié)果與MATLAB運算結(jié)果相比，差異不大。所以硬件FFT相對于軟件FFT，損失小部分精度但速度得到較大提升，獲得了高實時性。

3.3 資源使用分析

最終經(jīng)過綜合和布局布線之后，F(xiàn)PGA的整體邏輯資源消耗情況如表2所示，可以從圖中看到，F(xiàn)PGA邏輯資源豐富。布局布線后，LUTRAM、FF、DSP等資源消耗比并不高；FPGA在子信道及FFT部分使用了復(fù)用設(shè)置，使得整體的邏輯資源占用大幅度下降。為后續(xù)設(shè)備升級提供了必要的資源預(yù)留。

表2 FPGA資源使用表

4 結(jié)束語

本文設(shè)計并成功實現(xiàn)了體積小型化的射頻接收及頻譜分析設(shè)備，該設(shè)備可以用于電力無線專網(wǎng)規(guī)劃精準(zhǔn)實測項目中，為項目的規(guī)劃算法提供硬件支撐。經(jīng)過測試驗證，該系統(tǒng)能夠正確地發(fā)送和接收LTE 230 MHz的電力無線基站信號以及實現(xiàn)接收數(shù)據(jù)硬件FFT操作，系統(tǒng)整體的FFT運算能力和運算速度有較大的提升。與傳統(tǒng)的射頻接收機相比，該系統(tǒng)集成度高，小型化，兼容性高，攜帶方便，實時性高，成本低。該系統(tǒng)的成功實現(xiàn)為電力無線專網(wǎng)提供了必要的硬件平臺。