基于FPGA的ELIS井下儀器總線控制器的設(shè)計(jì)

李 謙，周建瓊，張菊茜

(中海油田服務(wù)有限公司油田事業(yè)部 河北 三河 065201)

0 引 言

在國(guó)內(nèi)測(cè)井行業(yè)中，中海油田服務(wù)股份有限公司的 ELIS( Enhanced Logging Imaging System)成像測(cè)井系統(tǒng)從推出到現(xiàn)在，日趨完善，在業(yè)界獲得很高的評(píng)價(jià)與認(rèn)可。 ELIS系統(tǒng)的井下測(cè)井裝備總線采用了4組信號(hào)線實(shí)現(xiàn)數(shù)據(jù)通訊的全雙工操作，這4對(duì)信號(hào)線分別是 CMD、 M2、 M5和 M7通道，其中 CMD是下行命令通道，其傳輸速率為20.83 kbps； M2為上行數(shù)據(jù)通道，傳輸速率為41.67 kbps； M5和M7也是上行數(shù)據(jù)通道，其傳輸速率均為93.75 kbps。在具體實(shí)現(xiàn)時(shí)，采用成熟的編解碼芯片設(shè)計(jì)，其中 CMD和 M2通道的采用 Intersil公司的 HD6408實(shí)現(xiàn)，M5和 M7通道則采用 Intersil公司的 HD6409實(shí)現(xiàn)[1]。

在實(shí)際工程中，采用成熟的編解碼芯片來(lái)實(shí)現(xiàn)上述功能，電路設(shè)計(jì)復(fù)雜，電路板面積大，成本高，且靈活性不夠。 隨著技術(shù)的不斷發(fā)展，可以將現(xiàn)場(chǎng)可編程門陣列(FPGA)技術(shù)應(yīng)用于 ELIS系列井下儀器總線的編碼解碼中[2]，以取代1片 HD6408和2片 HD6409。

1 ELIS井下儀器總線通道的幀格式及數(shù)據(jù)形式

CMD通道和M2通道采用標(biāo)準(zhǔn)的MIL-STD-1553B總線[3]，只是傳輸速率不同，其幀格式的特點(diǎn)如下：

1)幀結(jié)構(gòu)由命令或數(shù)據(jù)同步頭、數(shù)據(jù)體和校驗(yàn)位組成；

2)命令同步字電平信號(hào)為先高后低，數(shù)據(jù)同步字電平信號(hào)為先低后高，其高低電平持續(xù)時(shí)間均為1.5個(gè)數(shù)據(jù)發(fā)送周期；

3)數(shù)據(jù)體由16位數(shù)據(jù)組成，高位在前，采用標(biāo)準(zhǔn)曼徹斯特碼編碼模式，數(shù)據(jù)‘1’電平信號(hào)由高到底的跳變，數(shù)據(jù)‘0’電平信號(hào)由低到高跳變；

4)幀結(jié)構(gòu)的最后一位為校驗(yàn)位，ELIS的井下測(cè)井裝備總線中為用奇校驗(yàn)。

M5和M7通道的傳輸格式相同，但與M2通道有所不同，其幀格式的特點(diǎn)如下：

1)每幀信息由8個(gè)同步頭，1個(gè)命令/數(shù)據(jù)標(biāo)識(shí)和數(shù)據(jù)體組成，沒(méi)有校驗(yàn)位；其中8個(gè)同步頭頻率與數(shù)據(jù)體傳送頻率一致，命令/數(shù)據(jù)同步脈沖周期是1個(gè)同步脈沖周期的1.5倍，傳送的數(shù)據(jù)采用曼徹斯特編碼；

2)同步頭為連續(xù)8個(gè)由高到低的電平；

3)命令同步字電平信號(hào)為先高后低，數(shù)據(jù)同步字電平信號(hào)為先低后高，其高低電平持續(xù)時(shí)間均為1.5個(gè)數(shù)據(jù)發(fā)送周期；

4)數(shù)據(jù)長(zhǎng)度是16位寬的倍數(shù)，但長(zhǎng)度不固定。

綜上所述，ELIS井下儀器總線的通道可以分成三類：速率為20.83 Kb的標(biāo)準(zhǔn)的MIL-STD-1553B總線；速率為41.67 Kb的標(biāo)準(zhǔn)的MIL-STD-1553B總線；速率為93.75 Kb的自定義格式的總線。其中，自定義格式的總線，除了速率跟其他兩種不同，其同步頭和結(jié)束位部分也不相同，但是數(shù)據(jù)部分是相同的，都是曼徹斯特碼傳輸。

曼徹斯特碼在一個(gè)時(shí)鐘周期內(nèi)利用信號(hào)的邊沿來(lái)表示二進(jìn)制數(shù)據(jù)“0”和“1”，即由高電平跳變?yōu)榈碗娖綍r(shí)為“1”，由低電平跳變?yōu)楦唠娖綍r(shí)為“0”，如圖1所示。這種碼型的優(yōu)點(diǎn)是因?yàn)檎?fù)電平出現(xiàn)的概率相等，無(wú)直流分量和低頻分量，它在每個(gè)碼元間隔的中心位置都有電平跳變，定時(shí)信息特別豐富，很容易提取位的定時(shí)信息，具有較強(qiáng)的抗干擾能力。

圖1 曼徹斯特碼

2 井下儀器總線的分析與FPGA設(shè)計(jì)

采用FPGA實(shí)現(xiàn)ELIS井下儀器總線的通訊，首先要把總線的各個(gè)通道分為發(fā)送和接收兩部分，即各個(gè)通道數(shù)據(jù)的編碼與解碼。其中編碼部分是比較簡(jiǎn)單的，只需要按照CMD、M2、M5和M7各自的幀格式、數(shù)據(jù)形式和速率依次發(fā)送，然后經(jīng)過(guò)信號(hào)放大和變壓器隔離部分即發(fā)到總線上[4]。

解碼部分比較復(fù)雜，首先信號(hào)要經(jīng)過(guò)隔離變壓器和差分變單端的芯片變成單端信號(hào)，然后對(duì)各個(gè)通道分別進(jìn)行解碼。針對(duì)ELIS井下儀器總線命令與數(shù)據(jù)分開(kāi)的全雙工模式，在FPGA中分別建立CMD、M2、M5和M7四個(gè)模塊，根據(jù)數(shù)據(jù)幀格式的特點(diǎn)，在FPGA編程中可以將這四個(gè)模塊分成兩類，分別是適用于CMD、M2模塊的標(biāo)準(zhǔn)MIL-STD-1553B總線解碼邏輯，與適用于M5、M7模塊的自定義格式的總線解碼模塊。下面分別介紹兩類解碼模塊的基本構(gòu)成以及解碼方式。

2.1 標(biāo)準(zhǔn)MIL-STD-1553B總線解碼模塊

圖2所示為M2通道的解碼模塊的接口信號(hào)，左側(cè)為輸入接口，右側(cè)為輸出接口。其中 Clk為模塊采樣時(shí)鐘，udi為模塊的數(shù)據(jù)輸入接口，reset為復(fù)位信號(hào)接口，en為解碼輸出使能信號(hào)，每完成16- bit數(shù)據(jù)解碼產(chǎn)生一個(gè)時(shí)鐘周期的高電平脈沖，dataout[15:0]為16位數(shù)據(jù)并行輸出信號(hào)接口，DecodeCorrect為校驗(yàn)標(biāo)識(shí)輸出接口，表示數(shù)據(jù)校驗(yàn)是否正確[5]。

圖2 曼徹斯特解碼器模塊圖

解碼首先要解決時(shí)鐘恢復(fù)問(wèn)題，本文采用倍頻法，其原理為采用總線速率的整數(shù)倍(本文采用8倍速)對(duì)Udi數(shù)據(jù)進(jìn)行采樣，同時(shí)考慮到效率和功耗問(wèn)題，直接采用特定位置的信息進(jìn)行判斷，而不采用對(duì)采樣結(jié)果進(jìn)行邏輯判斷的方法，即如果判斷到Udi信號(hào)發(fā)生改變，則產(chǎn)生跳變信號(hào)，這樣省資源，效率高，延時(shí)少，功耗低。

標(biāo)準(zhǔn)MIL-STD-1553B總線解碼模塊分三部分[6]：判斷同步頭，曼徹斯特碼解碼，校驗(yàn)。

由于在 ELIS系列井下儀器總線中，命令與數(shù)據(jù)時(shí)分開(kāi)的，所以解碼時(shí)候，同步頭或者是先低電平后高電平的數(shù)據(jù)同步，或者是先高電平再低電平的命令同步。本文在 FPGA前端電路中，設(shè)定初始電平，CMD通道初始電平為低，而 M2通道初始電平為高，這樣，當(dāng) FPGA的 Udi引腳電平發(fā)生跳變的時(shí)候，程序認(rèn)為 Udi信號(hào)來(lái)了，開(kāi)始判斷同步頭。Cnt為采樣周期計(jì)數(shù)器，從0開(kāi)始計(jì)數(shù)，當(dāng)下一次跳變出現(xiàn)的時(shí)候，cnt計(jì)數(shù)值應(yīng)該是周期采樣次數(shù)(8倍采樣)的1.5倍，即12左后，同時(shí)Cnt清零，計(jì)數(shù)從新開(kāi)始，當(dāng)計(jì)數(shù)為12時(shí)，認(rèn)為同步頭結(jié)束，下面的 Udi信號(hào)是數(shù)據(jù)。延遲一個(gè)采樣周期，確定同步信號(hào)結(jié)束后，進(jìn)入解碼狀態(tài)機(jī)。

解碼狀態(tài)機(jī)針對(duì)曼徹斯特碼很容易提取位的定時(shí)信息的特點(diǎn)，對(duì)Udi信號(hào)進(jìn)行分析，獲取有效數(shù)據(jù)。數(shù)據(jù)解碼狀態(tài)機(jī)如圖3所示：

圖3 數(shù)據(jù)解碼狀態(tài)機(jī)

該狀態(tài)機(jī)從000狀態(tài)開(kāi)始，在000狀態(tài)讀取Udi的電平，該電平為第一個(gè)接收到的有效數(shù)據(jù)值，然后進(jìn)入001狀態(tài)，等待Udi信號(hào)的跳變，并開(kāi)始Cnt計(jì)數(shù)；當(dāng)Udi信號(hào)跳變的時(shí)候，對(duì)Cnt計(jì)數(shù)進(jìn)行判斷，如果Cnt<5，且是首次出現(xiàn)，那么返回到狀態(tài)001繼續(xù)等待Udi跳變，如果第二次出現(xiàn)，則進(jìn)入011狀態(tài)，寫入相同的數(shù)據(jù)后返回001狀態(tài)繼續(xù)等待；如果410，則進(jìn)入100狀態(tài)，總共收取17位數(shù)據(jù)，其中最后一位是校驗(yàn)位，將Cnt等全部清零后返回000狀態(tài)等待下次被啟動(dòng)。

最后對(duì)收到的16位數(shù)據(jù)和1位校驗(yàn)位進(jìn)行校驗(yàn)分析，同時(shí)En輸出跳變，Dataout[15..0]并行輸出16位數(shù)據(jù)。如果校驗(yàn)成功，Decodecorrect輸出跳變，否則Decodecorrect保持原電平不變。

2.2 自定義幀格式總線解碼模塊

圖4所示為該模塊的輸入和輸出接口，左側(cè)為輸入接口，右側(cè)為輸出接口。其中 Clk為模塊工作時(shí)鐘收入接口，UDI為 M5或 M7通道信號(hào)串行輸入接口，reset為復(fù)位接口，en為解碼輸出使能接口，該接口默認(rèn)為低電平，每完成16 bit數(shù)據(jù)解碼，輸出一個(gè)時(shí)鐘周期高電平，由于 M5或 M7通道傳送的數(shù)據(jù)長(zhǎng)度不固定，且在未解碼完之前是未知的，因此需要增加一個(gè)輸出信號(hào) decoderover，該信號(hào)表示一次 M5或 M7通道的數(shù)據(jù)解碼完畢后的標(biāo)記信號(hào)，高電平有效[7]。

圖4 自定義幀格式總線解碼模塊

解碼依然采用與標(biāo)準(zhǔn)MIL-STD-1553B總線解碼模塊相同的倍頻法，本文采用8倍速對(duì)Udi信號(hào)進(jìn)行采樣。該解碼模塊分為三部分：檢測(cè)8個(gè)0的同步脈沖；確認(rèn)數(shù)據(jù)/命令同步頭；曼徹斯特碼解碼。ELIS井下儀器總線規(guī)定M5和M7只傳數(shù)據(jù)，故其Udi信號(hào)起始為8個(gè)上升沿，然后是1.5倍時(shí)鐘周期高電平和1.5倍時(shí)鐘周期低電平的標(biāo)識(shí)位。

為了更好的判斷8個(gè)上升沿跳變，本文在FPGA的Udi輸入的前端電路進(jìn)行設(shè)置，使Udi信號(hào)默認(rèn)為高電平，如此以來(lái)當(dāng)Udi信號(hào)出現(xiàn)第一個(gè)下降沿的時(shí)候，就是Udi數(shù)據(jù)幀的起始位置。圖5所示帶箭頭下降沿處為同步頭的起始位置，最后一個(gè)0后面是標(biāo)識(shí)位。

圖5 同步頭數(shù)據(jù)格式圖

檢測(cè)同步脈沖，當(dāng)采樣信號(hào)發(fā)現(xiàn)第一個(gè)下降沿的時(shí)候開(kāi)始啟動(dòng)狀態(tài)機(jī)，同時(shí)采樣計(jì)數(shù)器Cnt從0開(kāi)始計(jì)數(shù)，判斷是否從此次跳變后，能夠出現(xiàn)連續(xù)15次周期相同的脈沖。當(dāng)采到下一個(gè)Udi信號(hào)跳變的時(shí)候，記錄Cnt的數(shù)值為CNTreg，同時(shí)Cnt清零，繼續(xù)開(kāi)始計(jì)數(shù)。每發(fā)生一次跳變，都將Cnt清零從新開(kāi)始計(jì)數(shù)，并判斷Cnt的值與CNTreg的相同，如果差別大則認(rèn)為檢測(cè)同步脈沖失敗，跳出狀態(tài)機(jī)；如果連續(xù)出現(xiàn)15次相同的Cnt計(jì)數(shù)，即15次周期相同的脈沖，則認(rèn)為同步脈沖檢測(cè)成功，進(jìn)入確認(rèn)標(biāo)識(shí)位狀態(tài)機(jī)。

確認(rèn)標(biāo)識(shí)位部分，直接采用標(biāo)準(zhǔn)MIL-STD-1553B總線解碼模塊中的同步頭狀態(tài)機(jī)。

數(shù)據(jù)體解碼部分，跟標(biāo)準(zhǔn) MIL- STD-1553 B總線解碼模塊中解碼狀態(tài)機(jī)方法類似，對(duì) Udi信號(hào)進(jìn)行解碼同時(shí)串并轉(zhuǎn)換，每接收16位數(shù)據(jù) En發(fā)生跳變，同時(shí) Dataout[15..0]并行輸出數(shù)據(jù)。不同之處在于該幀格式中數(shù)據(jù)長(zhǎng)度不固定，而且沒(méi)有結(jié)束位，本文采用上述解碼狀態(tài)機(jī)循環(huán)運(yùn)行，直到 Cnt采樣時(shí)鐘計(jì)數(shù)超過(guò)2倍的采樣頻率，即Cnt>16，認(rèn)為此數(shù)據(jù)幀結(jié)束，decodeover信號(hào)發(fā)生一次跳變。

3 FPGA優(yōu)化策略

對(duì)上述解碼模塊，本文采用同步設(shè)計(jì)的方法來(lái)實(shí)現(xiàn)。在同步系統(tǒng)中，所有觸發(fā)器都由同一個(gè)公共時(shí)鐘信號(hào)來(lái)同步，因此，可以很好的避免毛刺和一些競(jìng)爭(zhēng)與冒險(xiǎn)。但在實(shí)際應(yīng)用中還存在一些障礙，比如時(shí)鐘漂移，狀態(tài)機(jī)亞穩(wěn)態(tài)等[8]。下面針對(duì)這些問(wèn)題提出一些解決方案。

3.1 時(shí)鐘漂移

由于使用高倍時(shí)鐘采樣的方式對(duì)曼徹斯特碼進(jìn)行采樣，容易引起時(shí)鐘漂移，尤其是在自定義幀格式的解碼過(guò)程中，由于數(shù)據(jù)量大，隨著采樣計(jì)數(shù)的大量累積，更容易引起時(shí)鐘漂移。本文充分利用曼徹斯特碼自帶時(shí)鐘的特點(diǎn)，分析得到兩次相鄰跳變的最小時(shí)間間隔是8個(gè)采樣周期的一半，即4個(gè)采樣周期；相鄰兩次跳變的最大時(shí)間間隔是8個(gè)采樣周期。本文在每次采到Udi信號(hào)跳變的時(shí)候，都將Cnt采樣計(jì)數(shù)器的數(shù)值清零，這樣，采樣計(jì)數(shù)器的最大值也就是8，不會(huì)出現(xiàn)大量計(jì)數(shù)累積的現(xiàn)象，從而大大降低時(shí)鐘漂移的概率。

3.2 狀態(tài)機(jī)的亞穩(wěn)態(tài)

亞穩(wěn)態(tài)是信號(hào)的一種不確定狀態(tài)，對(duì)于FPGA而言，當(dāng)時(shí)鐘CLK跳變采樣時(shí)，如果待采集輸入信號(hào)D處于高低電平變化階段，輸出端Q則有可能將該信號(hào)錯(cuò)誤的識(shí)別為0，也有可能識(shí)別為1，即該信號(hào)采樣輸出信號(hào)Q處于亞穩(wěn)態(tài)，如圖6所示。

圖6 亞穩(wěn)態(tài)信號(hào)

在異步信號(hào)采集過(guò)程中，由于時(shí)鐘相位偏移未知，數(shù)據(jù)可能在任意時(shí)間到達(dá)異步時(shí)鐘域接收端，隨時(shí)可能產(chǎn)生亞穩(wěn)態(tài)。本設(shè)計(jì)FPGA內(nèi)部信號(hào)均使用系統(tǒng)同步時(shí)鐘，有效避免了內(nèi)部信號(hào)亞穩(wěn)態(tài)的產(chǎn)生，但是外部輸入信號(hào)接收端卻很難避免產(chǎn)生亞穩(wěn)態(tài)信號(hào)，尤其井下測(cè)井裝備發(fā)出的總線數(shù)據(jù)信號(hào)各不相同，且工作環(huán)境惡劣，導(dǎo)致接收所有井下裝備數(shù)據(jù)的總線主控制器接收端更是無(wú)法避免亞穩(wěn)態(tài)信號(hào)的產(chǎn)生。

本文根據(jù)總線信號(hào)速率低、頻率固定的特點(diǎn)，通過(guò)實(shí)際測(cè)試，發(fā)現(xiàn)接收端輸出信號(hào)的亞穩(wěn)態(tài)主要表現(xiàn)為跳變沿滯后一個(gè)時(shí)鐘周期，或者在跳變沿附近一個(gè)時(shí)鐘周期出現(xiàn)毛刺。對(duì)于跳變沿滯后一個(gè)時(shí)鐘周期的問(wèn)題，本文在8倍數(shù)據(jù)頻率采樣的基礎(chǔ)上，將跳變沿之間的時(shí)鐘計(jì)數(shù)范圍放寬，不采用嚴(yán)格的4或者8個(gè)時(shí)鐘周期，而設(shè)置為3～5個(gè)，或者7～9個(gè)時(shí)鐘周期的邏輯，來(lái)判定寬窄跳變，從而解決跳變沿拖后一個(gè)周期的問(wèn)題。對(duì)于毛刺問(wèn)題，由于僅在跳變沿附近一個(gè)時(shí)鐘周期產(chǎn)生，本文采用邊沿檢測(cè)的方式，并根據(jù)產(chǎn)生毛刺的時(shí)候會(huì)頻繁出現(xiàn)跳變沿的規(guī)律，構(gòu)建簡(jiǎn)單的低通濾波器將跳變沿的多次變化濾波為一次變化，即可解決毛刺問(wèn)題。通過(guò)上述兩種方案的結(jié)合，針對(duì)性的解決了現(xiàn)場(chǎng)應(yīng)用中信號(hào)解碼亞穩(wěn)態(tài)干擾的問(wèn)題，耗費(fèi)資源少，穩(wěn)定性高，適合在井下測(cè)井裝備中應(yīng)用。

4 測(cè)試平臺(tái)

測(cè)試平臺(tái)采用Altera系列的FPGA芯片，程序采用Verilog編寫，先在Model—sim 軟件下進(jìn)行邏輯仿真，再在Altera提供的軟件Quartus5.0下進(jìn)行最后的時(shí)序仿真與綜合[9]。

搭建一個(gè)模擬井下儀器發(fā)送接收數(shù)據(jù)，并對(duì)數(shù)據(jù)進(jìn)行判斷的測(cè)試平臺(tái)，如圖7所示。

圖7 測(cè)試平臺(tái)示意圖

模擬平臺(tái)1用來(lái)模擬發(fā)送CMD命令，接收M2、M5和M7數(shù)據(jù)。在FPGA1中搭建一個(gè)標(biāo)準(zhǔn)MIL-STD-1553B總線編碼模塊用于CMD通道發(fā)送命令；一個(gè)標(biāo)準(zhǔn)MIL-STD-1553B總線解碼模塊用于M2通道接收數(shù)據(jù)；兩個(gè)自定義幀格式總線解碼模塊用于M5和M7通道接收數(shù)據(jù)；按鍵模塊，用來(lái)控制CMD通道發(fā)送命令；LED指示模塊，用來(lái)指示M2、M5和M7通道數(shù)據(jù)解碼正確與否。

模擬平臺(tái)2用來(lái)接收CMD命令，同時(shí)分別通過(guò)M2、M5和M7通道發(fā)送固定數(shù)據(jù)。在FPGA2中搭建一個(gè)標(biāo)準(zhǔn)MIL-STD-1553B總線解碼模塊用于CMD通道接收命令；一個(gè)標(biāo)準(zhǔn)MIL-STD-1553B總線編碼模塊，用于M2通道發(fā)送數(shù)據(jù)；兩個(gè)自定義幀格式總線編碼模塊，用于M5和M7通道發(fā)送數(shù)據(jù)；LED指示模塊，用來(lái)指示CMD通道是否接收到命令，以及M2、M5和M7通道是否發(fā)送數(shù)據(jù)。

當(dāng)模擬平臺(tái)1按鍵按下時(shí)，發(fā)送命令道模擬平臺(tái)2，該平臺(tái)解析到正確的命令后通過(guò)M2、M5和M7發(fā)送數(shù)據(jù)，同時(shí)LED指示燈指示狀態(tài)；模擬平臺(tái)1接收到模擬平臺(tái)2傳來(lái)的數(shù)據(jù)后，在FPGA內(nèi)部進(jìn)行比對(duì)，通過(guò)LED指示燈指示數(shù)據(jù)的正確與否。

另外，模擬平臺(tái)1和模擬平臺(tái)2還分別接測(cè)井儀器模擬盒(即用6408和6409芯片進(jìn)行編碼解碼)進(jìn)行測(cè)試，經(jīng)過(guò)大量實(shí)驗(yàn)，證實(shí)該設(shè)計(jì)靈活、穩(wěn)定、可靠。

5 結(jié)束語(yǔ)

本文提出的 ELIS井下儀器總線控制器的設(shè)計(jì)方案摒棄了市場(chǎng)上昂貴的協(xié)議處理芯片，而采用 FPGA來(lái)實(shí)現(xiàn)，大大提高了設(shè)計(jì)的靈活性，拓展了測(cè)試功能，并且通過(guò)測(cè)試 CMD/ M2/ M5/ M7三個(gè)通道的解碼完全并行操作，相互不受影響。在測(cè)試、驗(yàn)證過(guò)程中，模擬了多種測(cè)井裝備的命令與數(shù)據(jù)，各個(gè)通道均能成功編解碼。經(jīng)過(guò)長(zhǎng)時(shí)間不間斷測(cè)試，該設(shè)計(jì)表現(xiàn)穩(wěn)定可靠，并成功應(yīng)用于ELIS系列井下裝備。