一種集成式石英諧振加速度計信號處理與融合方法

陳福彬，金 鑫，劉 迪，田文杰

（1. 北京信息科技大學自動化學院，北京 100101；2. 北京信息科技大學傳感器重點實驗室，北京 100101）

關 鍵 字：集成式石英諧振器；信號處理；鎖相倍頻；石英諧振加速度計

加速度傳感器已經(jīng)廣泛用于慣性導航、平臺的穩(wěn)定控制等領域，目前主流中高精度的加速度傳感器是石英撓性加速度計，技術已經(jīng)成熟，但是功耗高、工藝復雜、成本高，并且其輸出信號為模擬信號，必須通過AD轉換器轉換為數(shù)字量才能與上一級系統(tǒng)連接，增加了轉換誤差及系統(tǒng)應用的復雜性。石英諧振加速度傳感器具有分辨率高，動態(tài)范圍廣、數(shù)字頻率輸出、線性度好等優(yōu)點。歐美等國家在上個世紀八十年代就開始開展諧振式加速度計的研制，但是與主流加速度計性能仍存在一定的差距，主要瓶頸有：一是石英晶體諧振器不可避免地受到溫度等干擾因素的影響，在環(huán)境適應性方面仍然存在短板。二是實際應用的石英諧振加速度計靈敏度明顯偏低[1,2]。

目前研發(fā)的石英諧振加速度計為了消除溫度、氣壓等共模誤差影響，大多兩個獨立諧振器配對使用，采用雙諧振器的差動工作模式，標度因數(shù)一般在100 Hz/g以下[3]。由于諧振器加工工藝技術的限制，配對使用的兩個石英晶體諧振器很難做到完全一致，導致頻率溫度變化特性的不一致，差頻輸出難以完全抵消溫度引起的共模誤差[4]。

傳感器的陣列化、小型化是現(xiàn)代傳感器的發(fā)展趨勢。因此在研究圓盤式石英諧振器的力頻傳感特性[5,6]基礎上提出了在同一圓形晶片上設計多對電極，構成力敏諧振器集群，采用石英諧振器集群作為加速度計的敏感元件，通過諧振器集群多路諧振信號的融合處理，提高石英晶體諧振器集群整體的力敏特性，同時利用共模抑制原理抑制材料、工藝、環(huán)境等干擾因素的影響。

本文提出了一種適用于集成式石英諧振加速度計的信號處理與融合的方法，設計了基于FPGA的電路實現(xiàn)方案，既具有較高的信號處理實時性，又提高石英諧振加速度計的靈敏度。

1 集成式石英諧振加速度計

1.1 石英諧振器集群

通過晶體能陷理論[7]的研究分析，在同一石英晶片上集成了四個諧振器，結構示意圖如圖1所示。在激勵電路的作用下，四個電極對應的諧振器能獨立工作，相互之間幾乎不影響，通過四路諧振信號的融合處理，可以提高諧振器整體的力敏特性。

圖1 石英諧振器集群結構示意圖Fig.1 Block diagram of quartz resonator cluster

1.2 集成式石英加速度計

采用石英諧振器集群作為敏感元件可以構成集成式的加速度計，集成式石英加速度計采用對稱支承結構，如圖2所示，主要由支承底座、撓性軸、質量塊以及兩片石英諧振器集群晶片構成。石英晶片對稱安裝在結構的兩側，構成推挽結構，當敏感軸方向在加速度條件下，檢測質量塊產(chǎn)生慣性力，石英晶片一個受到壓力，而另一個受到拉力，使兩個石英晶片上的諧振器的頻率發(fā)生相反變化，加速度轉換為頻率變化，通過檢測頻率變化量得到被測加速度。

圖2 集成式加速度傳感器結構Fig.2 Structure of integrated acceleration sensor

2 集成式諧振加速度計的信號處理與融合

2.1 方案設計

集成式加速度計的敏感元件由兩片石英諧振器集群組成，可以輸出多路諧振信號，先對每一片諧振器集群進行信號處理與融合，最后對兩片諧振器集群信號融合結果絕對值求和，靈敏度又提高1倍。信號處理與融合系統(tǒng)方案如圖3所示，首先對石英諧振器集群頻率信號進行差頻整形處理，然后對差頻信號進行鎖相倍頻。最后將兩片石英諧振器集群倍頻后的信號同步采集處理[8,9]，實現(xiàn)信號疊加融合。

圖3 信號處理與融合系統(tǒng)設計方案Fig.3 Scheme of signal processing and fusion system

在同一晶片上諧振信號經(jīng)過差頻處理可抑制外界溫度、噪聲等因素的影響，提高信號的抗干擾能力；差頻后的信號經(jīng)過鎖相環(huán)進行倍頻，縮短信號的采集時間；倍頻后的信號進入頻率計，通過設置門控時間可以控制信號采集測量的速度；最后把各路信號測量結果融合疊加，融合后的頻率信號包含了所有輸入被測參量信號的變化信息，從而大幅提高了敏感元件對被測參量變化的檢測靈敏度。

2.2 設計與實現(xiàn)

集成式石英諧振加速度計的信號處理與融合系統(tǒng)是基于FPGA的實現(xiàn)方案，主要包括差頻整形電路、鎖相倍頻電路、頻率信號采集以及信號融合輸出。

2.2.1 差頻整形電路

由于諧振器的輸出信號為不規(guī)則的數(shù)字信號，在輸入FPGA之前需要進行整形，使之成為易于處理的方波信號，同時為了簡化電路結構，可以選擇用D觸發(fā)器進行信號的差頻處理[10]。假設兩輸入信號Vin和Vclk分別輸入D觸發(fā)器的輸入端和時鐘端，頻率分別為fin和fclk，滿足條件：

設兩信號周期分別為Tin和Tclk，記：

假設存在一個整數(shù)K，使得ΔT滿足關系式：

將式(3)(4)代入式(2)中可得：

即：

所以兩信號在滿足式(1)的條件時，則可通過D觸發(fā)器實現(xiàn)信號間差頻。

2.2.2 鎖相倍頻電路

鎖相倍頻電路是信號處理中的關鍵環(huán)節(jié)，通過對被測頻率信號倍頻，既可以提高加速度計的靈敏度，又可以實現(xiàn)頻率信號采集的實時性。傳統(tǒng)的模擬鎖相環(huán)信號易受電源噪聲影響，且電路占用面積非常大，不利于信號處理電路的小型化、集成化。所以設計了基于FPGA的全數(shù)字鎖相倍頻電路。鎖相環(huán)通過外部輸入信號來控制環(huán)路內(nèi)部振蕩信號的頻率和相位，內(nèi)部具有相應的反饋回路，在使用過程中可確保倍頻信號的精度和穩(wěn)定性。

倍頻電路的整體結構如圖4所示，由倍頻鎖相環(huán)和基準時鐘自適應模塊組成，由于數(shù)字鎖相環(huán)在工作時需要一個和當前輸入信號相匹配的基準時鐘，為了增加鎖相環(huán)頻率信號的工作范圍，設計了鎖相環(huán)基準時鐘自適應模塊，可以根據(jù)當前輸入信號實時計算并輸出鎖相環(huán)基準時鐘，鎖相環(huán)根據(jù)基準時鐘，可以將輸入信號進行相應的鎖相倍頻操作。實驗中倍頻系數(shù)設置為8時，測量時間縮短為125 ms。

圖4 鎖相倍頻電路結構圖Fig.4 Schematic diagram of phase-locking frequency multiplication circuit

2.2.3 頻率信號采集

倍頻鎖相電路的輸出信號需要通過高精度的頻率信號采集，多路測量結果融合相加，完成信號的融合輸出。頻率測量是在門控時間內(nèi)對待測信號脈沖進行計數(shù)的電路結構，計數(shù)方式分為間接法和直接法，這兩種方法最大的區(qū)別就在于頻率計對于門控時間的計算方式，間接法是通過待測信號控制門控時間，而直接法則是通過系統(tǒng)時鐘控制門控時間。

1) 間接法測量原理

若待測信號頻率為fx，門控時間為Tctr，設系統(tǒng)時鐘信號頻率為fclk，門控信號開始和結束位置正好對應基準時鐘信號和待測信號的兩個上升沿，且門控時間內(nèi)待測信號脈沖數(shù)為Nx_cnt，基準時鐘的脈沖數(shù)為Nclk_cnt，則有：

將式(7)(8)聯(lián)立可得待測信號頻率計算公式為：

這種頻率計算方式通過待測信號控制頻率計的門控采集時間，對待測信號和時鐘信號同時計數(shù)，并且引入了相應的換算公式，計算結果不受門控時間影響，但需要待測信號具有較高的穩(wěn)定性。

2)直接法測量原理

待測信號頻率與門控時間同樣設為fx、Tctr，門控時間內(nèi)對待測信號的計數(shù)個數(shù)為Ncnt，則有

若Tctr=1s，則fx=Ncnt，即當門控時間為1s時，頻率計對fx的計數(shù)個數(shù)即為其頻率大小。由式(10)可以看出，當Ncnt一定時，fx與Tctr成反比，說明若想要減小信號采集時間提高采集速度，可以放大輸入信號的頻率。所以待測信號通過倍頻方式增加信號頻率，以減少頻率采集測量時間，達到縮短測量時間的目的。

2.2.4 設計模塊仿真

設四路輸入信號，f1=f3=3MHz，f2=f4=4MHz ，倍頻系數(shù)設為8，整個模塊的FPGA仿真結果如圖5所示，f1與f2兩路信號經(jīng)過差頻后的倍頻輸出結果為8MHz（用data_f_xn表示），理論與仿真結果一致，同理f3與f4的仿真結果也正確。倍頻后的信號進行高精度頻率采集，最后完成信號融合處理，最終輸出結果為16MHz（sum），與理論結果一致，說明所設模塊功能正確，可以實現(xiàn)多路信號的融合處理。

圖5 FPGA的仿真結果Fig.5 Simulation resultsof FPGA

4 實驗研究及分析

利用集成式石英諧振加速度計，對設計的信號與融合系統(tǒng)進行了測試，加速度計在1g重力場內(nèi)進行靜態(tài)多位置翻滾實驗，信號處理與融合實驗原理如圖6所示。加速度計內(nèi)部集成了獨立振蕩電路，每諧振器集群輸出多路頻率信號，經(jīng)過差頻整形、FPGA信號處理及融合后通過串口通信上傳到上位機。

圖6 集成式加速度計信號處理與融合系統(tǒng)實驗原理Fig.6 Experimental principle of integrated accelerometer signal processing and fusion system

實驗測試平臺如圖7所示，包括加速度計(包含諧振器集群和獨立振蕩電路)、差頻整形電路、FPGA信號處理及融合模塊、傾斜轉臺和PC機。加速度計固定到傾斜轉臺上，實驗時傾斜臺從-90 °~+90 °每隔10 °進行一次旋轉，傾斜角度變化時，加速度計輸出頻率產(chǎn)生變化。經(jīng)過信號處理及融合的數(shù)據(jù)通過串口上傳到計算機完成測試。通過實驗可以得到1g重力場內(nèi)加速度計的輸入輸出特性。

圖7 加速度計信號處理與融合系統(tǒng)測試平臺Fig.7 Signal processing and fusion test platform of accelerometer

石英諧振器集群中四對電極對應的諧振器獨立諧振工作，在重力加速度作用下諧振器輸出頻率變化量分別為△fA、△fB、△fC、△fD，信號融合后的結果為f，其中f=fAB+fAC+fDB+fDC，fAB、fAC、fDB、fDC為諧振器之間差頻輸出。

1#諧振器集群實驗測試結果如圖8所示，表明諧振器在受到壓力的作用下諧振頻率增加，各諧振器頻率變化量與輸入角度為正弦函數(shù)關系。圖9為在重力加速度下1#諧振器集群差頻融合結果，輸入輸出轉換為線性關系，1#諧振器集群的標度因數(shù)787.88 Hz/g，線性相關系數(shù)R2=0.9925。

圖8 A#諧振器集群各諧振器頻率變化量Fig.8 Frequency variation of each resonator in 1 #resonator cluster

圖9 1#諧振器集群差頻融合結果Fig.9 Difference frequency fusion results of 1# resonator cluster

2#諧振器集群實驗測試結果如圖10所示，表明諧振器在受到拉力的作用下諧振頻率減小。圖11為2#諧振器集群差頻融合結果，2#諧振器集群的標度因數(shù)-954.66 Hz/g，線性相關系數(shù)R2=0.9998。

圖10 2#諧振器集群各諧振器頻率變化量Fig.10 Frequency variation of each resonator in 2 #resonator cluster

圖11 2#諧振器集群差頻融合結果Fig.11 Difference frequency fusion results of 2# resonator cluster

兩片諧振器集群信號經(jīng)過處理及融合后，最后將兩片諧振器集群的結果作絕對值求和，得到集成式加速度計輸入輸出特性如圖12，傳感器標度因數(shù)1742.5 Hz/g，在±1g范圍內(nèi)線性度較好，線性相關系數(shù)R2=0.9985，進一步提高了傳感器的靈敏度系數(shù)。

圖12 集成式加速度計的輸出特性Fig.12 Output characteristics of integrated accelerometer

5 結 論

本文針對目前石英諧振加速度計靈敏度偏低，以及溫度變化等因素引起的頻率漂移等問題，開展了基于多電極諧振器的集成式石英加速度計的信號處理與融合方法研究，集成式石英加速度計輸出的多路諧振信號形成差頻輸出可以抑制溫度等外界因素的干擾，最后進行多個差頻信號融合輸出可以顯著提升傳感器的靈敏度。為了輸出高精度的數(shù)字信號，設計了基于FPGA的信號處理與融合電路實現(xiàn)方案。

通過實驗測試，所設計的信號處理與融合方法具有較高的信號處理實時性，輸出數(shù)據(jù)響應時間為125 ms的條件下，傳感器標度因數(shù)達到1742.5 Hz/g，提高了石英諧振加速度計的靈敏度，證明了該方法的可行性與優(yōu)勢。提出的設計方法為提升諧振式加速度計的靈敏度與數(shù)據(jù)實時測量提供了一種可行的技術途徑。由于機械加工工藝的不確定性，所涉及的多電極諧振器結構之間存在較大的分散性，下一步改進的目標為進行非線性與溫度特性等參數(shù)的補償，進一步提升諧振加速度計的性能。