一種AD9371寬帶無線同步定時(shí)模塊簡化方法*

李浩松，周寒冰，李明維，張傳遠(yuǎn)，齊永忠，馬曉昆

(北京國電通網(wǎng)絡(luò)技術(shù)有限公司，北京 100081)

0 引 言

AD9371功能強(qiáng)大，支持頻分/時(shí)分復(fù)用(Frequency Division Duplexing/Time Division Duplexing，F(xiàn)DD/TDD)制式，覆蓋300 MHz～6 GHz頻段,可廣泛應(yīng)用于3G/4G/5G微基站和宏基站設(shè)備中。筆者在調(diào)試AD9371時(shí)發(fā)現(xiàn)一個(gè)問題：在100 MHz全帶寬下，由于收、發(fā)信機(jī)的時(shí)鐘獨(dú)立，接收機(jī)采樣時(shí)鐘偏差很大，如果沒有定時(shí)同步模塊來糾正采樣頻偏誤差，高斯白噪聲信道下，誤碼率遠(yuǎn)高于調(diào)制誤差公式erf值。所以，利用無線定時(shí)同步算法模塊糾正采樣時(shí)鐘頻偏是無線寬帶系統(tǒng)的關(guān)鍵技術(shù)，也是寬帶無線通信中的共性的問題。

現(xiàn)有的定時(shí)同步算法中，最常用的方法還是Gardner算法[1-4]:先過采樣，再用Farrow濾波器進(jìn)行數(shù)字插值，得到準(zhǔn)確的最佳采樣點(diǎn)位置。實(shí)際采樣點(diǎn)偏離最佳采樣點(diǎn)位置越遠(yuǎn)，碼間串?dāng)_就越大。AD9371系統(tǒng)中采用定時(shí)同步技術(shù)直接對定時(shí)環(huán)路做全數(shù)字化處理，獲得最佳采樣點(diǎn)的同時(shí)防止定時(shí)抖動，有利于系統(tǒng)集成。

文獻(xiàn)[5]提出了一種Farrow內(nèi)插簡化方法，但只是利用了Farrow立方拉格朗日沖激響應(yīng)(Finite Impulse Response，F(xiàn)IR)系數(shù)間的等價(jià)關(guān)系，用另外三個(gè)系數(shù)去表示其中的一個(gè)系數(shù)，從而節(jié)省出一條濾波器支路的復(fù)雜度。文獻(xiàn)[6]給出了一種16倍過采樣的內(nèi)插結(jié)構(gòu)，只適合16倍過采樣條件。相比文獻(xiàn)[5-6]，本文提出了一種更簡單的Farrow濾波器的簡化方式：交換Farrow濾波器內(nèi)部小數(shù)內(nèi)插時(shí)刻uk位置，可以把過采樣N個(gè)有限FIR濾波器簡化成1個(gè)FIR濾波器，功能與N個(gè)并行FIR濾波器是等價(jià)的，性能上沒有任何降低。

環(huán)路濾波器的作用是維護(hù)定時(shí)同步環(huán)路的穩(wěn)定，抑制帶內(nèi)外噪聲。環(huán)路濾波器的階數(shù)和性能之間又是一對矛盾，階數(shù)高時(shí)復(fù)雜度也高，時(shí)延大，性能越好；階數(shù)低時(shí)復(fù)雜度和時(shí)延也低，但性能越差。定時(shí)同步的環(huán)路濾波器的主要作用是維護(hù)環(huán)路穩(wěn)定，階數(shù)高抑制帶外噪聲能力強(qiáng)，但在定時(shí)同步性能上沒太多好處，保持最低的環(huán)路濾波器即可，所以，直接用1階積分器代替高階濾波器。經(jīng)過仿真，證明簡單的積分器代替環(huán)路濾波在性能上是可行的，在實(shí)現(xiàn)上可以獲得巨大的簡化。

1 Farrow濾波器結(jié)構(gòu)的簡化

傳統(tǒng)定時(shí)同步模塊有兩大主要缺陷：一是Farrow內(nèi)插濾波器組并行處理消耗了太多現(xiàn)場可編程門陣列(Field Programmable Gate Array,FPGA)資源；二是整個(gè)控制環(huán)路時(shí)延太大，導(dǎo)致Farrow濾波器內(nèi)插前需要大容量的Buffer空間緩存數(shù)據(jù)。

1.1 傳統(tǒng)的Farrow濾波器

利用多項(xiàng)式分段擬合高階內(nèi)插濾波器系數(shù)，具體步驟為：Farrow濾波器的階數(shù)為M，M又分為P級，每級有N=M/P個(gè)抽頭，總體系數(shù)排成P×N矩陣，這樣，每行可以看作一個(gè)N階抽頭的內(nèi)插濾波器，每列是長度為P的濾波器系數(shù)；然后用一個(gè)L階多項(xiàng)式b(n)(n=0,1,…,N-1)來擬合每一列系數(shù)，形成一個(gè)L×N維多項(xiàng)式系數(shù)矩陣。

設(shè)L階多項(xiàng)式Cn是插值濾波器系數(shù)矩陣的第n列近似多項(xiàng)式，其中x為輸入信號，b(n)為抽頭系數(shù)。Cn可表示為

(1)

利用多項(xiàng)式在線計(jì)算重采樣期望輸出位置Uk處的濾波器系數(shù)表示為

(2)

經(jīng)過Farrow濾波器重采樣后的輸出信號為

(3)

式中：m表示第m個(gè)采樣時(shí)刻，t為采樣時(shí)間，Ts是采樣周期，h為濾波器的沖激響應(yīng)。

濾波器沖激響應(yīng)系數(shù)

(4)

式中：u(k)是反饋環(huán)路濾波器的輸出值。

濾波器重采樣的輸出值為

(5)

(6)

幾乎所有的Farrow濾波器都是采用了式(6)所示的架構(gòu)，因?yàn)槭?6)在數(shù)學(xué)表示上簡潔明了；但在實(shí)現(xiàn)式(6)時(shí)，復(fù)雜度卻不是最優(yōu)的。

根據(jù)文獻(xiàn)[5]所述，立方插值拉格朗日(Lagrange) Farrow濾波器系數(shù)可實(shí)現(xiàn)由Lagrange公式計(jì)算得出。

由式(6)可直觀地得出圖1所示的Farrow濾波器。圖中，x(mTs)為輸入信號，D是移位寄存器單元，u(k)是環(huán)路濾波器輸出信號。

圖1 原始的Farrow濾波器

1.2 Farrow濾波器的簡化

采用立方拉格朗日內(nèi)插的Farrow濾波器是一種以過采樣因子N為倍數(shù)的并行FIR濾波器，所以從資源消耗角度來看，以過采樣因子N=4工作時(shí)需要消耗4個(gè)FIR濾波器的DSP資源；N=8時(shí)，則需要8個(gè)FIR濾波器DSP資源，以此類推。

公式(6)雖然簡單，但在實(shí)現(xiàn)如圖1所示的濾波器時(shí)，是很耗費(fèi)FPGA邏輯資源的。仔細(xì)觀察圖1的Farrow濾波器，最下面的一行乘加運(yùn)算可以表示為

(7)

式中：

v(3)=b3(N1)×x(mk+2)+b3(N2)×x(mk+1)+

b3(N3)×x(mk)+b3(N4)×x(mk-1)，

v(2)=b2(N1)×x(mk+2)+b2(N2)×x(mk+1)+

b2(N3)×x(mk)+b2(N4)×x(mk-1)，

v(1)=b1(N1)×x(mk+2)+b1(N2)×x(mk+1)+

b1(N3)×x(mk)+b1(N4)×x(mk-1)，

v(0)=b0(N1)×x(mk+2)+b0(N2)×x(mk+1)+

b0(N3)×x(mk)+b0(N4)×x(mk-1) 。

(8)

將v(3)、v(2)、v(1)、v(0)代入式(7)中，合并各個(gè)x(mk)系數(shù)前的參數(shù)，可以得到

b1(N1)×uk+b0(N1))×x(mk+2)+

b1(N2)×uk+b0(N2))×x(mk+2)+

b1(N3)×uk+b0(N3))×x(mk+2)+

b1(N4)×uk+b0(N4))×x(mk+2) 。

(9)

很顯然，由式(8)可以把圖1所示的多個(gè)FIR濾波器簡化成一個(gè)FIR濾波器，而且Lagrange系數(shù)是個(gè)固定的分?jǐn)?shù)，在實(shí)現(xiàn)時(shí)不需要用乘法器來直接相乘，而是按照移位的方法來直接得出結(jié)果。比如，實(shí)現(xiàn)乘以1/6運(yùn)算，先把數(shù)據(jù)除以2，也就是右移一位，然后再用自制的移位和比較器實(shí)現(xiàn)除以3運(yùn)算，用最簡化的8次移位和一個(gè)比較器就可以實(shí)現(xiàn)除以3，不需要占用FPGA的除法器資源，同時(shí)減少了運(yùn)算時(shí)延。

式(8)中括號內(nèi)Lagrange系數(shù)b(N)與小數(shù)位置值uk相乘后，都可以在一個(gè)時(shí)鐘周期內(nèi)用相加的方式完成，占用極少的資源。

簡化Farrow濾波器，需要先交換一下信號順序，先把小數(shù)位置值uk完成立方、平方運(yùn)算，然后與表1中的Lagrange系數(shù)做簡化運(yùn)算，得到FIR濾波器系數(shù)v(n)，再與輸入信號做乘加運(yùn)算，得到濾波器輸出。

表1 立方拉格朗日差值Farrow濾波器系數(shù)

將圖1 中的Farrow濾波器簡化后的濾波器如圖2所示。

圖2 簡化后的Farrow濾波器

由于增加了1/6、1/2、1/3等系數(shù)，不再耗費(fèi)乘法器資源，圖2與圖1原始Farrow濾波器相比有巨大的FPGA資源簡化；而且兩者在功能上是完全等價(jià)的，只是把輸入數(shù)據(jù)順序做了交換，就能獲得資源上的節(jié)省。表2是對原始Farrow濾波器及簡化Farrow濾波器FPGA資源占用的對比。

表2 原始Farrow濾波器與簡化Farrow濾波器FPGA資源占用對比

由于大量的系數(shù)乘以1/6、1/3只需要耗費(fèi)8次移位和一個(gè)比較器即可實(shí)現(xiàn)，這不僅節(jié)省了FPGA的DSP 資源，同時(shí)也減小了時(shí)延。

2 Gardner定時(shí)誤差檢測器

Gardner算法中的定時(shí)誤差檢測[4，7-8](Timing Error Detector，TED)，由于該算法實(shí)現(xiàn)難度低，無需判決反饋，只需要保證ADC對傳輸信號做2倍過采樣即可。按文獻(xiàn)[4]內(nèi)插器的輸出y(r)，在TED模塊內(nèi)做運(yùn)算，得出定時(shí)誤差值，如圖3所示。

e(r)=y(r-1/2)[y(r)-y(r-1)] 。

(10)

式中：e(r)是誤差檢測值，y(r-1)是y(r)的延時(shí)一個(gè)采樣周期值，y(r-1/2)是y(r)的延時(shí)1/2個(gè)采樣周期值。按式(9)要求，對連續(xù)采樣的3個(gè)點(diǎn)在FPGA內(nèi)做移位寄存器處理，如圖3所示。

圖3 TED的FPGA實(shí)現(xiàn)

3 環(huán)路濾波簡化

環(huán)路濾波器[9-10]與其余的濾波器作用不同，主要完成帶外干擾濾除，防止系統(tǒng)振蕩。

環(huán)路濾波器要求，一是要延遲小(仿真延遲過大會導(dǎo)致系統(tǒng)振蕩)；二是簡單濾除帶外高頻噪聲，所以階數(shù)高的環(huán)路濾波器是不適用的。因?yàn)殡A數(shù)越高，濾波性能雖然越好，處理時(shí)延也就越大。所以，設(shè)計(jì)低階的低通濾波器，簡化濾波器結(jié)構(gòu)是關(guān)鍵。文獻(xiàn)[10-11]提出的是2階以上的環(huán)路濾波器，與之相對應(yīng)，此處采用了1階低通濾波器。

圖4對比了2階環(huán)路濾波和1階環(huán)路濾波性能，可以明顯看出，在相同輸入時(shí)，2階環(huán)路濾波器濾波性輸出性能與1階環(huán)路濾波器輸出信號幾乎沒有區(qū)別，但實(shí)現(xiàn)時(shí)復(fù)雜程度和所占FPGA資源高出1倍。

圖4 1階和2階環(huán)路濾波器的輸出對比

4 NCO實(shí)現(xiàn)

數(shù)控振蕩器[11](Numerically-Controlled Oscillator,NCO)是一個(gè)相位遞減器，它接收環(huán)路濾波器輸出的定時(shí)誤差信號，給內(nèi)插濾波器提供所需要的參數(shù)mk和uk。它的差分方程可以表示為

η(m)=[η(m-1)-W(m-1)]mod 1 。

(11)

式中:mod是取余運(yùn)算；W(m)是環(huán)路濾波器的輸出值，也是NCO的控制字步長；η(m)是NCO寄存器內(nèi)容。NCO開始工作時(shí)，設(shè)置初始值，寄存器內(nèi)容η(m)每個(gè)采樣周期會減去一個(gè)控制字步長W(m)值，每過一次零點(diǎn)產(chǎn)生一個(gè)抽樣脈沖mk值，然后計(jì)算小數(shù)部分uk，送入內(nèi)插濾波器進(jìn)行插值。

5 簡化系統(tǒng)的仿真驗(yàn)證

為了驗(yàn)證簡化后的Farrow和環(huán)路濾波器，搭建了AD9371寬帶收發(fā)系統(tǒng)和ZC706 型FPGA板卡實(shí)驗(yàn)環(huán)境。

一塊AD9371板卡發(fā)送正交相移鍵控(Quadrature Phase Shift Keying，QPSK)調(diào)制信號，不帶信道編碼，原始速率100 Mb/s，載波頻段1 600 MHz；α=0.4的根升余弦成形濾波，內(nèi)插因子2，發(fā)送空口速率200 Msample/s。另一塊AD9371板卡接收，加入定時(shí)同步模塊后，測試簡化后的定時(shí)同步模塊性能。兩塊AD9371板卡收發(fā)之間用射頻線和衰減器互聯(lián)，模擬加性高斯白噪聲(Additive White Gaussian Noise,AWGN)信道下的定時(shí)同步性能。

從接收方的AD9371中摘取出接收信號進(jìn)行定時(shí)同步分析，簡化后的Farrow濾波器和1階環(huán)路濾波器總體性能如圖5所示。

圖5 簡化后的定時(shí)同步模塊總體性能

圖5中，最上方是AD9371接收的信道突發(fā)QPSK調(diào)制信號，用4倍過采樣的采樣值；第二幅圖是定時(shí)同步模塊估計(jì)出來的插值位置小數(shù)值；第三幅圖是Gardner算法的定時(shí)同步誤差檢測(Timing Error Detection,TED)輸出；第四幅圖是1階環(huán)路濾波器輸出值。圖中的TED輸出平穩(wěn)，定時(shí)位置值穩(wěn)定，證明簡化方法功能正確。

由表3可知，簡化后的定時(shí)同步模塊與傳統(tǒng)的Gardner算法模塊相比，接收機(jī)接收最大功率在-30 dBm時(shí)，誤碼率就到零，靈敏度與傳統(tǒng)Gardner定時(shí)同步模塊完全一樣?？梢钥闯觯喕蟮腇arrow濾波器性能與原始定時(shí)同步模塊完全一樣，能滿足實(shí)際通信系統(tǒng)要求，但實(shí)現(xiàn)復(fù)雜程度上得到了極大簡化。

表3 測試結(jié)果對比

6 結(jié) 論

針對AD9371開發(fā)中采樣時(shí)鐘頻偏大與傳統(tǒng)的Gardner算法定時(shí)同步復(fù)雜度高這一對矛盾，提出了一種簡化的定時(shí)同步方法，對通信系統(tǒng)定時(shí)同步模塊中的Farrow和環(huán)路濾波器進(jìn)行結(jié)構(gòu)上的簡化，本質(zhì)上來看只要對Farrow插值濾波器的輸入信號順序做交換，就能獲得結(jié)構(gòu)上的簡化，且不降低系統(tǒng)性能，因?yàn)楹喕昂笤跀?shù)學(xué)上是等價(jià)的。環(huán)路濾波器1階與2階性能幾乎沒有差別，但1階環(huán)路濾波器時(shí)延明顯節(jié)省，所需資源也只有一半。在AD9371板卡上的實(shí)測結(jié)果證明了這是一種成功的簡化方法，具有普遍適用價(jià)值。