封裝鍵合點對IGBT UIS失效的影響研究*

李 琦，徐弘毅，金 銳，謝 剛，郭 清*，盛 況

(1.浙江大學(xué)電氣工程學(xué)院，浙江杭州310027;2.國家電網(wǎng)智能電網(wǎng)研究院電工新材料與微電子研究所，北京102211)

0 引言

絕緣柵雙極型晶體管(IGBT)，作為開關(guān)管被廣泛用于電力電子中、高功率系統(tǒng)中。IGBT 在實際應(yīng)用過程中需要承受很高的電應(yīng)力以及熱應(yīng)力，這種情況在電力電子模塊硬開關(guān)應(yīng)用中尤為明顯，因此IGBT 必須具有較高的器件強度以及可靠性［1-5］。如果器件在設(shè)計、制造或封裝中的某一環(huán)節(jié)存在缺陷，那么在電力電子應(yīng)用中很有可能會發(fā)生相應(yīng)的失效情況。反過來，通過研究器件的失效情況則可以推測出該器件在某種應(yīng)用場合下的薄弱環(huán)節(jié)，從而提高器件可靠性、降低失效率。在眾多失效模式當中，開關(guān)換流過程中的失效最為常見，因為開關(guān)過程中IGBT 需要同時承受高電壓以及大電流。與開通過程相比，關(guān)斷過程更容易發(fā)生失效情況，因為IGBT 開通時的少子存儲使得關(guān)斷更加緩慢，器件在關(guān)斷時承受更多能量。對此，許多學(xué)者研究了在電感鉗位電路下IGBT 的關(guān)斷失效，提出器件工作在大功率下會導(dǎo)致器件在開關(guān)過程中失效，填補了器件失效在DC/DC 應(yīng)用領(lǐng)域的空白［6-7］。另一方面，IGBT 在電感無鉗位(UIS)電路下的失效模式也被廣泛研究，結(jié)果表明電流絲(Current Filament)是導(dǎo)致IGBT 芯片從雪崩擊穿到熱擊穿的失效原因［8］，并且UIS 應(yīng)力下的失效點服從隨機分布［9-10］。

本研究首先介紹UIS 測試，并討論IGBT 芯片在UIS 應(yīng)力下的失效機理基于自主搭建的測試平臺，進行UIS 實驗?；赨IS 失效機理對實驗結(jié)果給出初步理論解釋，并提出封裝改進方法。

1 UIS 測試及失效機理

在電力電子大功率模塊應(yīng)用當中，IGBT 在大功率模塊當中通常是硬關(guān)斷，即理想情況下IGBT 兩端電壓Vce先升至母線電壓，然后二極管才開始換流，IGBT主電流Ice逐漸換流至二極管當中。如果驅(qū)動電阻設(shè)置的過小、器件開關(guān)速度過快，則器件在換流時會產(chǎn)生很高的電流變化率dI/dt，另一方面硅二極管由于存在反向恢復(fù)問題，其反向恢復(fù)電流也會造成較高的dI/dt。很高的電流變化率會使得主電路中的雜散電感產(chǎn)生很高的電壓，而IGBT 兩端承受的電壓時母線電壓與雜散電感電壓之和。因此，過快的開關(guān)速度雖然會減少開關(guān)損耗，但會造成IGBT 關(guān)斷時產(chǎn)生電壓尖刺，電壓足夠高的時候IGBT 會進入雪崩擊穿。如果IGBT所能承受的雪崩能量較小，則最后芯片會發(fā)生熱擊穿失效。

綜上，IGBT 芯片的雪崩耐量，即一次性能承受的最高雪崩能量，是衡量芯片強度以及可靠性的重要參數(shù)。

1.1 UIS 測試

在IGBT 芯片出廠之前一般都需要做雪崩耐量的測試以確定該芯片能夠承受多少雪崩能量而不損壞，電感無鉗位電路(UIS)則是用來測試芯片雪崩耐量的標準電路。筆者根據(jù)UIS 測試實驗的結(jié)果，對IGBT芯片在雪崩狀態(tài)下的失效進行分析研究，對于IGBT強度以及可靠性的提升有著重要參考價值。

UIS 測試可以模擬器件關(guān)斷過程中的高壓大電流的應(yīng)力狀態(tài)，使被測試的IGBT 進入動態(tài)雪崩過程。通過UIS 測試可以知道IGBT 能承受的最大雪崩能量。器件測試的電路拓撲如圖1(a)所示。待測IGBT為DUT(Device under Test)，如果該拓撲中有續(xù)流二極管VD，則為電感鉗位電路，可用作單脈沖或者雙脈沖的動態(tài)測試，如果拓撲中沒有二極管(二極管開路)則為電感無鉗位電路，即UIS 電路。UIS 測試的電壓與電流波形如圖1(b)所示。實線波形表示IGBT 在UIS測試中成功關(guān)斷，虛線波形則表示IGBT 在UIS 測試中失效，失效時刻已在圖1(b)中標記出，IP表示最大關(guān)斷電流，BV 表示雪崩擊穿電壓。

圖1 UIS 測試的電路拓撲與波形

如圖1(b)所示，在t=0 時刻開通IGBT，電源VDC通過IGBT 回路對電感L 進行充電，電感電流線性上升，當電流達到預(yù)期值IP時，將驅(qū)動信號降為0 V，試圖關(guān)斷IGBT。IGBT 的柵極電壓從開通值Vge(on)下降至密勒平臺Vge(miller)，之后電感電流開始對IGBT 的結(jié)電容Crss進行充電，Vce上升。由于UIS 電路中的電感沒有反并聯(lián)續(xù)流二極管，IGBT 的端電壓Vce在到達母線電壓VDC后電流并不會從IGBT 轉(zhuǎn)移至續(xù)流二極管，而是仍經(jīng)過IGBT 并向結(jié)電容充電。IGBT 的端電壓Vce一直上升到雪崩電壓，通過IGBT 的電感電流為雪崩電流。在動態(tài)雪崩狀態(tài)下(TUIS時間段)，電感的能量會通過IGBT 釋放掉，因此電感電流會逐漸下降。當電感電流下降至0 A 時，如果IGBT 未被熱擊穿，則電流歸零后IGBT 結(jié)電容的能量將被釋放至主回路中，Vce由動態(tài)雪崩電壓BV 下降至母線電壓VDC。如果IGBT 在動態(tài)雪崩過程中失效，則失效后一般為短路狀態(tài)，可視作導(dǎo)線，電源通過主回路繼續(xù)給電感充電，電感電流在失效后不斷上升。因此UIS 測試設(shè)備應(yīng)該有保護電路以防止電流超限。

1.2 UIS 失效原理分析

IGBT 發(fā)生雪崩擊穿時，動態(tài)雪崩電壓受電流密度影響:電流密度的上升會使得在集電極基極結(jié)中等效的空間電荷密度上升，會導(dǎo)致集電極基極擊穿電壓BVcbo降低。IGBT 的雪崩擊穿是由寄生BJT(bipolarjunction-transistor)在基極開路時的發(fā)射極-集電極擊穿電壓所決定的，而該擊穿電壓與BVcbo基本一致。因此某一區(qū)域電流密度的上升最終會導(dǎo)致該區(qū)域承受的雪崩電壓降低，該現(xiàn)象使得IGBT 在雪崩情況下產(chǎn)生負的微分電阻。

IGBT 的雪崩擊穿電壓隨著電流密度的增加而減小的特性相當于在動態(tài)雪崩擊穿的過程中引入了一個正反饋:如果電流密度在IGBT 的某一區(qū)域(或某一點)高于其他地域，則該區(qū)域的雪崩維持電壓將會降低，即該區(qū)域上的等效電阻更小，反過來使得IGBT 電流進一步聚集在該區(qū)域中(因為電流趨向于流經(jīng)電阻小的區(qū)域)，相應(yīng)地，更進一步減小了該區(qū)域的雪崩電壓。根據(jù)上述正反饋的機理，電流就會在該區(qū)域持續(xù)聚集，直到該區(qū)域的電流密度達到最大值，形成一個穩(wěn)定的電流絲，即在芯片的一個極小的區(qū)域(可視作為一點)內(nèi)形成極高的電流密度，并在該點附近形成電流梯度分布逐漸降低。

由于電流絲流經(jīng)的元胞的電壓及電流都非常高，當穩(wěn)定的電流絲形成后，這些元胞會被迅速加熱。該區(qū)域被加熱足夠多的時間后，該區(qū)域的溫度會過高并觸發(fā)IGBT 在該區(qū)域的閂鎖效應(yīng)，導(dǎo)致IGBT 失效。失效表現(xiàn)為芯片某一區(qū)域燒毀并呈現(xiàn)短路。

2 UIS 實驗以及結(jié)果分析

2.1 UIS 實驗設(shè)置

UIS 實驗電路中左上為Lecroy 的電流探頭，左下為空心電感L 以及瓷片電容C，下方為柵極驅(qū)動電路，右上為驅(qū)動電路供電電源，中間為焊接在陶瓷覆銅板(direct bonding copper，DBC)版上的待測IGBT 芯片。通過采用空心電感可以防止發(fā)生電流飽和而短路，但相應(yīng)的，為了達到相同的電感量，空芯電感需要更大的體積以及更多的線圈，實驗采用骨架較大的泡沫膠帶作為內(nèi)芯，纏繞漆包線制成空心電感。考慮到電源功率有限，無法在雪崩情況下提供足夠高的功率，因此并聯(lián)電容提供額外的能量。當芯片失效時，會形成短路，從其中的拓撲來看，電感L 和電容C 在失效后會形成LC 振蕩，振蕩會導(dǎo)致電容電壓瞬間變?yōu)樨撝担虼嗽撾娐凡坏檬褂秒娊怆娙菰趦?nèi)的有極性的電容。

作為DUT，IGBT 的額定容量不能太高:一般來說，芯片的額定容量越大，芯片在單次測試中所能承受的雪崩能量越大，因此想要使芯片達到失效必須提供更多的能量，這對電源以及無源元件有著更高的要求;并且UIS 測試作為破壞性實驗，所需要的能量越高，則其危險程度越大。另一方面，額定容量過小則相應(yīng)的電流等級也很小，對應(yīng)的元胞區(qū)面積也很小。由于失效點的面積是一定的，過小的芯片面積不利于判斷失效點所處位置。根據(jù)以上考慮，本研究最終選取國際整流器(international rectifier，IR)公司生產(chǎn)的額定值為1 200 V/35 A 的IGBT 裸片。

在IGBT 芯片進行封裝的時候，為了探求失效點的位置是否隨機，每一個芯片發(fā)射極的打線位置都完全隨機。芯片封裝焊線采用德國HESSE 品牌下BJ915 全自動高精度焊線機，該焊線機被廣泛用于國外電力電子器件大規(guī)模封裝應(yīng)用當中。

2.2 UIS 實驗結(jié)果

UIS 實驗的波形如圖2所示。從圖2 中可以看出IGBT 約在關(guān)斷后0.42 μs 的時候失效，通過實驗數(shù)據(jù)計算出本次實驗芯片所承受的雪崩能量約為2 J。

圖2 UIS 實驗波形圖

經(jīng)過多次UIS 實驗后發(fā)現(xiàn)IGBT 表面均不存在明顯的失效點，即失效點肉眼無法辨別，由此可見最后失效時電流聚集在元胞區(qū)中極小的一個范圍內(nèi)。為了找到UIS 測試后的失效點，本研究將失效后的IGBT 芯片的柵極以及發(fā)射極短路，并利用電流源使IGBT 集電極與發(fā)射極通過一定功率。在芯片通過電流的一瞬間，由于失效點的等效電阻最小，因此電流優(yōu)先流過失效處。由于電流集中在失效處，該處會產(chǎn)生很高的功率，從而失效處及其周圍會因大功率產(chǎn)生的高溫而燒掉，并以原始失效處為圓心進一步擴大失效范圍直至肉眼可見。

2.3 結(jié)果分析

根據(jù)Chih-Chieh Shen 與Breglio G 等人［9-10］研究的結(jié)論，UIS 測試后的失效點將隨機分布于芯片上。這是由于IGBT 芯片的元胞總是存在微小的差異，這些差異將會導(dǎo)致電流分布不均勻，并在雪崩狀態(tài)下通過正反饋機制進一步形成電流聚集乃至電流絲，最后導(dǎo)致失效。該文獻中的封裝方式皆與本研究相同:采用傳統(tǒng)的鋁線鍵合封裝引出IGBT 電極。將UIS 實驗后的芯片按照2.2 節(jié)所述方法尋找失效點，失效點分布的結(jié)果如圖3所示。失效點已用虛線圈標記出。從圖3 可知IGBT 芯片的失效點位于在鋁線超聲打線的鍵合點周圍。通過對多個芯片進行UIS 實驗發(fā)現(xiàn)，失效后的位置均處于打線處附近，這表明失效點(電流絲)總是在打線點的周圍形成。

圖3 IGBT 失效點示意

在IGBT 結(jié)構(gòu)中，集電極一般設(shè)計在芯片的背面，而柵極和發(fā)射極的金屬設(shè)計在正面的。在模塊封裝中，集電極通過焊接在DBC 板上實現(xiàn)電氣連接，而柵極和發(fā)射極的金屬則是通過超聲打線實現(xiàn)連接。這就意味著進入IGBT 的電流必須經(jīng)過鋁線才能流出芯片。

IGBT 芯片內(nèi)部電流路徑示意圖如圖4所示。假設(shè)鋁線(Bonding wire)打在芯片的右側(cè)，將一塊IGBT芯片上所有元胞按照離打線處(Bonding spot)距離的遠近分為3 個區(qū)域:cell1、cell2 與cell3。其中3 個箭頭分別代表cell1、cell2、cell3 的電流路徑，從圖中可知流經(jīng)cell2 的電流比cell1 的電流要在金屬電極板上流經(jīng)更多的路程才能到達鋁線鍵合處，從而在發(fā)射極(Emitter)的金屬上產(chǎn)生橫向壓降，cell3 流經(jīng)的路程最多，因此產(chǎn)生的橫向壓降也最大。因此cell1 區(qū)域的等效電阻最小，cell3 區(qū)域的等效電阻最大。電流一開始更容易在cell1 聚集。

圖4 IGBT 芯片內(nèi)部電流路徑示意圖

同理，即使打線位置完全隨機，在一個IGBT 芯片區(qū)域內(nèi)依然存在離打線處較近以及較遠的元胞，通過離打線點較遠的元胞的那一部分電流就需要通過芯片發(fā)射極金屬流過一定橫向距離才能到達打線處，因此就會在芯片表面金屬上產(chǎn)生橫向電壓降，造成整片IGBT 中元胞的表面電勢不均勻。從另一個角度看，這就使得超聲打線點附近的元胞區(qū)的等效電阻比其他地方的小，電流更容易通過這些元胞。因此，電流會在鋁線的鍵合點附近聚集，并在雪崩狀態(tài)下觸發(fā)正反饋，加速電流的進一步聚集，最后形成穩(wěn)定的電流絲，使得該區(qū)域溫度迅速上升，觸發(fā)閂鎖效應(yīng)導(dǎo)致器件燒毀失效，并在失效后形成失效點。綜上所述，失效處總是位于打線點附近。

2.4 封裝改進

由以上分析可知，鋁線點鍵合的傳統(tǒng)封裝方式會造成芯片并聯(lián)元胞的發(fā)射極區(qū)域等效電阻不均勻，對IGBT UIS 測試的結(jié)果造成影響，使得失效點最終分布于鍵合點附近。因此，從點鍵合改良為面鍵合的方式可以較好地避免發(fā)射極等效電阻不均的問題。

載帶鍵合(Tape-bonding)是最常見的面鍵合封裝方式。通過采用鋁載帶引出IGBT 的發(fā)射極可以使得元胞流出的電流在芯片內(nèi)僅沿著縱向流出IGBT 的發(fā)射極，示意圖如圖5所示。避免了圖4 中的元胞電流的橫向流動，也就消除了發(fā)射極等效不均勻的問題。因此采用面鍵合可以有效降低封裝對UIS 失效的影響，理想情況下甚至可以使得UIS 失效僅與IGBT 芯片制作工藝本身相關(guān)。

圖5 載帶鍵合封裝下IGBT 電流通路示意

3 結(jié)束語

本研究詳細討論了IGBT 失效模式當中的關(guān)斷過電壓失效。首先介紹了UIS 測試，UIS 測試被廣泛作用IGBT 的強度以及可靠性檢測，接著描述了UIS 失效的基本原理，最后設(shè)計實驗進行了一系列IGBT 芯片的測試并展示了實驗結(jié)果。

本研究通過進行大量UIS 實驗，首次發(fā)現(xiàn)了UIS測試的失效處與封裝鋁線鍵合點的關(guān)系，并根據(jù)實驗結(jié)果、結(jié)合UIS 失效機理對該結(jié)果進行了詳細解釋，說明了電流更容易在靠近打線處的元胞區(qū)域流通并在雪崩正反饋條件下形成穩(wěn)定的電流絲，觸發(fā)閂鎖效應(yīng)，最后導(dǎo)致失效。該結(jié)論對于芯片的封裝環(huán)節(jié)有著重要的指導(dǎo)意義。

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