衛(wèi)星VCM數(shù)傳高效低功耗LDPC編碼器

康 婧, 安軍社, 王冰冰, 張偉東

(1.中國科學院復雜航天系統(tǒng)電子信息技術重點實驗室(中國科學院國家空間科學中心), 北京 100190；2.中國科學院大學, 北京 100190)

隨著空間探測任務需求日益提升，航天器攜帶的載荷設備趨于精密多樣，星地鏈路傳輸數(shù)據(jù)量大幅增加.而大部分對地觀測衛(wèi)星為近地軌道(low Earth orbit,LEO)衛(wèi)星，其特點是單次過境時間短，為保證在有限時間內(nèi)傳輸更多數(shù)據(jù)，星地鏈路需支持更高的數(shù)傳速率[1].在傳輸帶寬不變的情況下，通常將高階調(diào)制技術與高效編譯碼算法相結(jié)合來提升數(shù)傳速率，但同樣誤碼率接收高階調(diào)制信號相較于低階調(diào)制信號需要更大的信噪比，意味著需要提高信號發(fā)射功率.另一方面，LEO衛(wèi)星通常采用固定編碼調(diào)制(constant coding modulation,CCM)數(shù)傳體制，其按照確保地面天線5°仰角時的數(shù)據(jù)接收設計編碼調(diào)制方式，而衛(wèi)星過境過程中，由于天氣、傳輸距離變化等原因，星上發(fā)射功率并未得到充分利用[2].為充分利用星上發(fā)射功率并最大化衛(wèi)星過境時下傳的載荷數(shù)據(jù)量，可采用可變編碼調(diào)制(variable coding modulation,VCM)數(shù)傳體制[3-4].

目前有兩種支持VCM的通信標準：一種是藍皮書中的串行級聯(lián)卷積碼(serially concatenated convolutional codes,SCCC)[5]，另一種是基于歐洲電信標準化協(xié)會(European Telecommunication Standards Institute,ETSI)制定的第二代數(shù)字視頻廣播(the second generation digital video broadcast,DVB-S2)標準[6], 其中DVB-S2標準采用BCH(Bose-Chaudhuri-Hochquenghem)為外碼，LDPC(low-density parity-check)碼為內(nèi)碼的級聯(lián)編碼方式.LDPC碼[7]由Gallager于1962年提出，是一種逼近Shannon極限的線性分組碼[8]，具有譯碼復雜度低、誤碼平層低等優(yōu)勢.文獻[9-16]對DVB-S2標準LDPC編碼進行了研究，其中文獻[11]實現(xiàn)了基于DVB-S2標準的LDPC編碼器，設計時將雙口RAM配置成先讀后寫模式，同一時刻完成兩個校驗比特更新，可使編碼速率達到328 Mb/s，但其采用的存儲結(jié)構(gòu)最多支持兩路并行，不能滿足更高傳輸速率的要求；文獻[12]提出了一種新型的校驗比特存儲方案，設計實現(xiàn)了串行和并行兩種編碼器，最高編碼速率可達926 Mb/s，但其采用了45個RAM存儲塊，需要占用較多邏輯資源實現(xiàn)對RAM存儲塊的讀寫控制；文獻[13-16]基于DVB-S2標準非規(guī)則重復累積LDPC碼(Irregular repeated accumulated,IRA-LDPC)的特點，充分利用編碼算法中的并行性，實現(xiàn)了吞吐率高達Gb/s的編碼器，但編碼輸出不是按順序輸出，需要與較復雜的比特交織模塊相結(jié)合.本文基于實際衛(wèi)星型號任務VCM數(shù)傳應用，提出了一種基于DVB-S2標準的快速累加并向遞歸編碼算法，并在XC7K325t-3fbg900 FPGA上設計實現(xiàn)了一種高效低功耗LDPC編碼器.

1 編碼算法

1.1 DVB-S2 標準基本編碼算法

DVB-S2標準中采用的LDPC碼是IRA-LDPC碼，其校驗矩陣為

(1)

式中：B為下三角階梯矩陣；A為稀疏矩陣，且A的列向量按順序每360列構(gòu)成一個分組，每個分組第j(1≤j≤360)個列向量中1的位置可根據(jù)式(2)計算得到.

{di+(j-1)·q}mod(n-k),i∈{1,2,…,v}.

(2)

式中：di為每個分組首列列向量中第i個1的初始校驗地址，v為此列向量的列重，q為標準中給出的數(shù)值，n為碼長，k為信息比特長度.

IRA-LDPC碼是系統(tǒng)碼，其碼字為

C=[I|P].

(3)

LDPC編碼的實質(zhì)為在二元域上求解式(4)所示的線性方程組.

H·CT=0.

(4)

由于B矩陣的雙對角線結(jié)構(gòu)，校驗比特可由方程組(5)遞歸計算得到：

(5)

式中⊕為二元域上的加法.

1.2 快速累加并向遞歸編碼算法

(6)

由方程組(6)可知，校驗比特的計算是一個對Sr在二元域累加的過程.設編碼并行度為M，即同一時刻參與運算的信息比特為M位，實際應用時，M的取值可根據(jù)VCM模式設置.進一步，可根據(jù)式(7)并向遞歸計算Sr.

forc=0∶M∶k-M

for eachr∈CN(c) do

Sr=Sr⊕ic

S(r+q)mod(n-k)=S(r+q)mod(n-k)⊕ic+1

?

Sr+(M-1)·qmod(n-k)=Sr+(M-1)·qmod(n-k)⊕ic+M-1

end

end

(7)

利用二進制計算的特點，式(7)中Sr計算可簡化為

(8)

為快速并向遞歸計算Sr，根據(jù)編碼并行度M，可按式(9)存儲Sr，其中L=(n-k)/M.

(9)

當所有信息比特參與完運算，按式(10)快速并向遞歸計算校驗比特，且輸出為順序輸出.

(10)

2 高效低功耗LDPC編碼器設計

2.1 VCM數(shù)傳系統(tǒng)與編碼器整體結(jié)構(gòu)

以運行高度為600 km的近地衛(wèi)星為例，衛(wèi)星在仰角>5°時建立數(shù)傳鏈路，其鏈路參數(shù)見表1.

表1 某近地衛(wèi)星數(shù)傳鏈路設計參數(shù)

圖1(a)所示為鏈路預算結(jié)果.從圖中可看出隨著仰角變化，鏈路預算結(jié)果動態(tài)變化，在本例中，衛(wèi)星過境期間存在著11.8 dB的鏈路信噪比波動.(注：圖中90°～175°仰角對應實際90°～5°仰角)

根據(jù)鏈路預算結(jié)果和文獻[3]中提出的VCM流程設計方法，確定了本文如圖1(b)所示VCM模式切換方案：當5°≤衛(wèi)星仰角≤15°時，采用碼長n=16 200，碼率R=2/3，調(diào)制方式為8PSK的modcod1模式；當15°<衛(wèi)星仰角≤25°時，采用碼長n=16 200，碼率R=2/3，調(diào)制方式為16APSK的modcod2模式；當衛(wèi)星仰角>25°時，采用碼長n=16 200，碼率R=4/5，調(diào)制方式為16APSK的modcod3模式.

圖1 鏈路預算結(jié)果和VCM模式切換流程

針對上述VCM數(shù)傳系統(tǒng)需求，設計了基于快速累加并向遞歸編碼算法的高效低功耗LDPC編碼器，結(jié)構(gòu)框圖見圖2.主要包括控制模塊、校驗地址計算模塊、校驗比特中間變量Sr計算模塊、輸出處理模塊.其中校驗地址計算模塊包括初始校驗地址存儲ROM、校驗地址及偏移量計算模塊；校驗比特中間變量Sr計算模塊包括校驗比特中間變量存儲SrRAM和取反邏輯；輸出處理模塊包括狀態(tài)控制模塊和異或邏輯.

圖2 高效低功耗LDPC編碼器結(jié)構(gòu)框圖

2.2 控制模塊

控制模塊是編碼器的核心模塊，主要由狀態(tài)機和控制信號組成，其作用是根據(jù)VCM模式的設置動態(tài)重構(gòu)編碼器，完成各模塊間的有序切換并保證模塊內(nèi)部各功能的正確實現(xiàn).編譯時，針對VCM設置參數(shù)進行綜合適配，改變模塊內(nèi)部結(jié)構(gòu)和相互之間的連接關系，生成針對用戶設定的可執(zhí)行文件.控制模塊端口信號及其說明見表2.

表2 控制模塊端口信號及說明

圖3為高效低功耗LDPC編碼器的工作流程圖.校驗地址計算模塊按照分級存儲指針從ROM中對分級存儲的初始校驗地址進行讀取，并根據(jù)初始校驗地址計算出該信息比特對應的校驗地址和偏移量；校驗比特中間變量Sr計算模塊在SrRAM讀寫時序及讀寫使能控制下，讀取該校驗地址中的數(shù)值，并根據(jù)當前信息比特的取值在下一時鐘周期將取反后的數(shù)值寫入同一地址；當一幀數(shù)據(jù)的所有信息比特輸入完畢，Sr計算也隨之結(jié)束，此時從零地址開始讀取SrRAM中的值送入輸出處理模塊，并將SrRAM中內(nèi)容清零，保證下一幀數(shù)據(jù)編碼的正確性；輸出處理模塊通過編碼器狀態(tài)參數(shù)的控制對分布式存儲的Sr進行異或得到最終的校驗比特，按順序并行輸出信息比特和校驗比特.

圖3 編碼器工作流程

2.3 校驗地址計算模塊

圖4為校驗地址計算模塊結(jié)構(gòu).校驗地址計算模塊由初始校驗地址存儲ROM、校驗地址及偏移量計算模塊組成，用于完成當前信息比特對應的校驗地址和偏移量計算.

圖4 校驗地址計算模塊結(jié)構(gòu)框圖

利用ROM存儲初始校驗地址，且對不同VCM模式的初始校驗地址進行指針式分級存儲.當輸入為每個分組的第1個信息比特時，根據(jù)分級存儲指針從ROM相應地址中讀取初始校驗地址，組內(nèi)其余信息比特的校驗地址由式(2)計算.為節(jié)省資源，式中乘法用累加方式代替，求模運算用減法和選擇器實現(xiàn).針對式(9)設計的Sr存儲結(jié)構(gòu)，利用除法器按照式(11)、(12)計算組內(nèi)信息比特對應的SrRAM校驗地址Vaddr和偏移量Voffset.

Vaddr=floor(x/M),

(11)

Voffset=mod(x,M).

(12)

式中：floor為取整函數(shù)，mod為取模函數(shù)，x為由式(2)計算出的校驗地址.

2.4 校驗比特中間變量Sr計算模塊

校驗比特中間變量Sr計算模塊是高效低功耗LDPC編碼器的重要模塊，該模塊利用雙端口RAM按照式(7)、(8)、(10)完成對中間變量Sr的存儲與更新計算.由式(7)內(nèi)層循環(huán)可知，每個Sr更新需要v個時鐘，為縮短編碼周期，提高編碼數(shù)據(jù)吞吐率，本文采用分布式存儲技術，利用v·M個SrRAM并行處理一個信息比特對v個Sr的更新計算的同時并行計算Sr,S(r+q)mod(n-k),…,Sr+(M-1)·qmod(n-k).根據(jù)3種VCM模式需求，本文支持3、4兩種編碼并行度，分別對應8PSK和16APSK兩種調(diào)制方式，為兼容各VCM模式，本文采用最大化存儲編碼策略，利用vmax·Mmax塊深度為(n-k)/Mmin、寬度為Mmax的雙端口RAM，完成Sr的存儲與更新計算，其中vmax為校驗矩陣列向量列重v的最大值，Mmin和Mmax分別為編碼并行度M的最小值和最大值.編碼時由控制模塊根據(jù)VCM模式置v·M個SrRAM的使能信號有效，完成Sr的存儲與更新計算.

并行輸入的信息比特icic+1…ic+M-1分別送入M個存儲器，當輸入信息比特ic為1時，SrRAM讀使能有效，根據(jù)Vaddr讀取SrRAM中的數(shù)據(jù)，同時根據(jù)Voffset值對讀出數(shù)據(jù)的相應比特位置取反，并延遲一個時鐘周期再寫回同一地址.當輸入信息比特ic為0時，SrRAM讀使能無效，不做任何操作，降低了編碼器功耗.當k個信息比特全部輸入?yún)⑴c完運算后，Sr更新計算完成，此時將v·M個SrRAM中的內(nèi)容從零地址開始同時讀出，并將零值寫入該地址，以保證后續(xù)的數(shù)據(jù)幀能正確編碼.

2.5 輸出處理模塊

輸出處理模塊將編碼后的碼字包括信息比特和校驗比特并行輸出至數(shù)字調(diào)制器.當編碼器處于校驗比特計算狀態(tài)時，輸出處理模塊將并行輸入的信息比特直接輸出，并置輸出數(shù)據(jù)有效；當編碼器處于校驗比特輸出狀態(tài)時，根據(jù)式(10)對分布式存儲的Sr進行異或操作，每個時鐘完成M個校驗比特的計算且按順序并行輸出M個校驗比特，同時置輸出數(shù)據(jù)有效.

3 實現(xiàn)結(jié)果與分析

3.1 編碼器硬件資源消耗分析

對提出的高效低功耗LDPC編碼器，在Xilinx XC7K325t-3fbg900型號FPGA上進行了實現(xiàn)，開發(fā)環(huán)境為ISE14.7，與其他文獻編碼器硬件資源消耗對比結(jié)果見表3.

表3 不同文獻編碼器資源消耗情況

文獻[13-15]均是對單一碼長碼率LDPC編碼器的實現(xiàn)，文獻[16]支持2種碼長和11種碼率，本文設計的編碼器兼容3種VCM模式，控制模塊有效保證了編碼器在LEO衛(wèi)星切換VCM模式時動態(tài)自適應調(diào)整，提高了編碼器的靈活性.

為兼容3種VCM模式，需對各VCM模式下不同初始校驗地址進行存儲，且為實現(xiàn)快速累加并向遞歸編碼算法，采用了分布式存儲技術和最大化存儲編碼策略，因此本文的寄存器和存儲資源消耗比文獻[13-15]多.文獻[16]中設計的編碼器需要用RAM對中間變量結(jié)果以及輸入信息比特進行緩存，占用了較多的RAM資源，而本文提出的編碼器不需要對信息進行緩存，降低了RAM資源占用.本文設計的編碼器實現(xiàn)了硬件資源和編碼靈活性的動態(tài)平衡.

3.2 編碼器功耗分析

本文提出的編碼器在輸入信息比特為1時，SrRAM讀使能有效，將SrRAM中的數(shù)據(jù)讀出，并用取反操作代替異或操作；而輸入信息比特為0時，讀使能無效，不對SrRAM進行操作，降低了編碼器的功耗.使用XPower Analyzer工具對本文設計的編碼器和未經(jīng)低功耗設計的編碼器進行功耗分析，對比結(jié)果見表4.

表4 功耗分析對比

表中未經(jīng)低功耗設計的編碼器是指相同硬件平臺，每個時鐘均對SrRAM進行讀寫，用異或進行Sr更新與計算，其他模塊與本文一致的編碼器.由表4可知，利用本文方案設計的編碼器降低了21.7%的功耗，對功耗要求苛刻的LEO衛(wèi)星星上系統(tǒng)具有重要意義.

3.3 編碼器性能分析

編碼數(shù)據(jù)吞吐率是衡量編碼器性能的重要指標之一，借助Timing Analyzer工具，對本文編碼器進行評估，其計算公式為

(13)

式中：n為碼長；R為碼率；fclk為系統(tǒng)時鐘，綜合編譯結(jié)果為347.5 MHz；M為編碼并行度；w為標準中給出的初始校驗地址行數(shù)；L=(n-k)/M；td為系統(tǒng)延時，定義為第1個信息比特進入編碼器到第1個信息比特輸出所需時鐘周期數(shù)，實測值為26.本文提出的編碼器的數(shù)據(jù)吞吐率見表5.

表5 本文編碼器吞吐率

本文設計的編碼器編碼并行度可動態(tài)切換為3或4，分別對應8PSK和16APSK兩種調(diào)制方式，提高了編碼數(shù)據(jù)吞吐率，編碼數(shù)據(jù)吞吐率最高可達1.104 Gb/s；且編碼數(shù)據(jù)按順序輸出，不需要與復雜的交織模塊相結(jié)合，簡單的行列交織之后，即可進行比特星座映射，降低了整個VCM系統(tǒng)的實現(xiàn)復雜度，具有高效性.

對于VCM數(shù)傳系統(tǒng)，其數(shù)據(jù)吞吐量TVCM，即衛(wèi)星在數(shù)傳時間內(nèi)向地面?zhèn)鬏數(shù)目傂畔⒘繛?/p>

TVCM=Tmodcod1·Δtmodcod1+Tmodcod2·Δtmodcod2+

Tmodcod3·Δtmodcod3.

(14)

利用STK仿真軟件得到每種模式持續(xù)時間Δtmodcod1= 380 s，Δtmodcod2= 280 s，Δtmodcod3= 420 s；計算得到CCM數(shù)傳系統(tǒng)(采用單一modcod1模式)數(shù)據(jù)吞吐量為746.28 Gb，而VCM數(shù)傳系統(tǒng)數(shù)據(jù)吞吐量為984.14 Gb，較CCM數(shù)傳系統(tǒng)提高了31.9%.

4 結(jié) 論

面對LEO衛(wèi)星VCM數(shù)傳系統(tǒng)對高通量、低功耗、高可靠性信道編碼的應用需求，本文提出了一種基于快速累加并向遞歸編碼算法的高效低功耗LDPC編碼器.利用輸入比特的隨機性和二進制計算的特點，簡化了Sr的計算，降低了21.7%編碼器功耗；通過控制模塊動態(tài)重構(gòu)編碼結(jié)構(gòu)，能夠兼容3種VCM模式，提高了編碼器的靈活性；采用與調(diào)制方式相匹配的存儲方案，能夠順序輸出M個并行比特，提高了編碼數(shù)據(jù)吞吐率，且不需要與復雜交織模塊相結(jié)合，具有高效性.結(jié)果表明，編碼數(shù)據(jù)吞吐率最高可達1.104 Gb/s，整個VCM數(shù)傳系統(tǒng)數(shù)據(jù)吞吐量較CCM系統(tǒng)提高了31.9%，且該編碼器具有低功耗、靈活性與高效性的特點，在LEO衛(wèi)星VCM數(shù)傳系統(tǒng)中具有較高應用價值.