SAE AS6802 協(xié)議研究及模塊化仿真平臺(tái)設(shè)計(jì)

何向棟，孫靖國，陳長勝，王建宇，賈世偉

（中國航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所，西安 710065）

0 概述

目前，航空電子技術(shù)正朝著分布式綜合模塊化體系架構(gòu)（Distributed Integrated Modular Architecture，DIMA）和標(biāo)準(zhǔn)化的方向發(fā)展，其復(fù)雜度日益增加，機(jī)載信息量、綜合化程度不斷提高，這對(duì)通信網(wǎng)絡(luò)的實(shí)時(shí)性和容錯(cuò)性等提出了更高的要求，尤其是在安全關(guān)鍵和任務(wù)關(guān)鍵的應(yīng)用領(lǐng)域。當(dāng)前，應(yīng)用在航電系統(tǒng)的總線均基于事件觸發(fā)網(wǎng)絡(luò)，如AFDX（Avionics Full Duplex Switched Ethernet）［1］。AFDX 網(wǎng)絡(luò)作為航電系統(tǒng)的骨干網(wǎng)絡(luò)，已經(jīng)得到廣泛應(yīng)用，其采用速率限制（Rate-Constrained，RC）數(shù)據(jù)流傳輸，雖然保證了通信具備一定的確定性，但是其抖動(dòng)時(shí)延為百微秒級(jí)，仍無法滿足安全關(guān)鍵任務(wù)的時(shí)延需求［2］。

時(shí)間觸發(fā)網(wǎng)絡(luò)（Time-Triggered Ethernet，TTE）［3］是在IEEE 802.3 以太網(wǎng)基礎(chǔ)上實(shí)現(xiàn)的實(shí)時(shí)網(wǎng)絡(luò)協(xié)議，其融合了時(shí)間觸發(fā)［4］、速率限制［5］和普通以太網(wǎng)數(shù)據(jù)流等混合流量機(jī)制，引入透明時(shí)鐘［6］和時(shí)間同步［7］的概念，提供了嚴(yán)格的時(shí)間確定性與極好的容錯(cuò)性能［8］，成為DIMA［9］航電系統(tǒng)體系架構(gòu)［10］的骨干通信網(wǎng)絡(luò)［11］。時(shí)間同步和時(shí)間觸發(fā)通信機(jī)制的引入［12］，增強(qiáng)了系統(tǒng)的時(shí)間確定性，提高了實(shí)時(shí)服務(wù)質(zhì)量和錯(cuò)誤隔離能力，其適用于高安全關(guān)鍵應(yīng)用領(lǐng)域。TTE 已在火星項(xiàng)目“獵戶座Orion”中得到洛克希德·馬丁、Honeywell、西科斯基飛機(jī)以及通用電氣等公司的應(yīng)用支持，特別地，奧地利的TTTech 公司已經(jīng)推出了多款具有商用價(jià)值的TTE 產(chǎn)品。目前，國內(nèi)高校及科研院所尚處于算法理論研究階段，多數(shù)就TTE 網(wǎng)絡(luò)的相關(guān)算法［13］或某一特性進(jìn)行分析與研究［14］，尚未見成熟產(chǎn)品面市。

本文分析SAE AS6802 協(xié)議，分別對(duì)時(shí)間同步角色、時(shí)序保持算法、集中控制算法及同/異步派系檢測等關(guān)鍵技術(shù)進(jìn)行研究，設(shè)計(jì)實(shí)現(xiàn)時(shí)間同步算法IP核，搭建基于SystemVerilog 的模塊化仿真平臺(tái)，以驗(yàn)證時(shí)間同步算法的正確性。

1 時(shí)間觸發(fā)協(xié)議分析

SAE AS6802 協(xié)議對(duì)時(shí)間觸發(fā)網(wǎng)絡(luò)中最重要的全局時(shí)間同步算法進(jìn)行研究，而并未對(duì)傳輸物理特性、3 種業(yè)務(wù)流量通信調(diào)度（時(shí)間觸發(fā)、速率限制和普通以太網(wǎng)數(shù)據(jù)流）及網(wǎng)絡(luò)節(jié)點(diǎn)架構(gòu)等作出說明。從廣義的角度而言，SAE AS6802 協(xié)議可以將時(shí)間同步算法拓展到其他任何通信網(wǎng)絡(luò)中。

1.1 算法研究

時(shí)間同步功能主要通過協(xié)議控制幀（Protocol Control Frame，PCF）實(shí)現(xiàn)，幀內(nèi)容主要包括如下關(guān)鍵參數(shù)：整合周期（Integration Cycle），成員向量（Membership New），同步優(yōu)先級(jí)（Sync Priority），同步域（Sync Domain），幀類型（Type），透明時(shí)鐘（Transparent Clock）等。時(shí)間同步的關(guān)鍵點(diǎn)在于靜態(tài)的時(shí)間計(jì)算配置、PCF幀通信交互及多種算法實(shí)現(xiàn)，同步流程如圖1 所示。

圖1 時(shí)間同步流程Fig.1 Time synchronization process

時(shí)間同步流程具體如下：

1）同步控制器（Synchronization Master，SM）向集中控制器（Compression Master，CM）發(fā)送PCF。在集中控制器CM 收到與之相連的各鏈路上不同的PCF 幀（PCF1～PCF3）之后，對(duì)接收到的PCF 幀進(jìn)行時(shí)序保持，即保證PCF 幀的接收順序與其發(fā)送順序相同，然后根據(jù)接收到的PCF 幀攜帶的信息、到達(dá)時(shí)間以及全局時(shí)鐘同步協(xié)議執(zhí)行集中控制算法。

2）將第1 步的計(jì)算結(jié)果寫入一個(gè)新的全局統(tǒng)一的PCF 幀（New PCF）中，發(fā)向時(shí)間觸發(fā)網(wǎng)絡(luò)中的各個(gè)構(gòu)件，包括同步客戶（Synchronization Client，SC）和同步控制器SM。網(wǎng)絡(luò)中的各個(gè)構(gòu)件收到由集中控制器CM 發(fā)回的PCF 之后，根據(jù)PCF 幀所攜帶的信息校正自己的本地時(shí)鐘從而實(shí)現(xiàn)全局同步。

1.1.1 時(shí)序保持算法

時(shí)序保持算法［15］通過PCF 幀中的透明時(shí)鐘和最大傳輸延遲，恢復(fù)各個(gè)SM 的真實(shí)時(shí)間先后順序。其中，透明時(shí)鐘Ttransparent_clock記錄了PCF 幀在傳輸過程中的時(shí)間消耗，包括發(fā)送延遲Tsend_delay、鏈路延遲Twire_delay、轉(zhuǎn)發(fā)延遲Trelay_delay和接收延遲Treceive_delay，如式（1）所示：

最大傳輸延遲Tmax_transmission_delay是指整個(gè)網(wǎng)絡(luò)系統(tǒng)中任意2 個(gè)節(jié)點(diǎn)之間的最大延時(shí)，其為一個(gè)離線得到的通信配置值，在網(wǎng)絡(luò)拓?fù)浯_定后，該值也隨之確定，如式（2）所示：

網(wǎng)絡(luò)拓?fù)?、網(wǎng)絡(luò)節(jié)點(diǎn)角色、鏈路長度以及鏈路速率等變化，造成各個(gè)節(jié)點(diǎn)到達(dá)目標(biāo)節(jié)點(diǎn)SM 或者CM的先后順序與實(shí)際發(fā)送順序不一致，時(shí)序保持算法將恢復(fù)其原來的真實(shí)序列，如式（3）所示：

其中，PT（Point of Time）表示時(shí)刻，PTpermanence_pit表示時(shí)序保持點(diǎn)，PTreceive_pit表示接收節(jié)點(diǎn)的接收時(shí)刻。

式（3）將接收的PCF 幀延遲到最大傳輸延遲時(shí)刻。由于透明時(shí)鐘不同，因此將各PCF 幀延遲至最大傳輸延遲時(shí)刻即正確恢復(fù)了各個(gè)發(fā)送節(jié)點(diǎn)的時(shí)間先后順序。

1.1.2 集中控制算法

時(shí)序保持算法排列出PCF 幀的時(shí)間先后順序，從而表征了各個(gè)SM 節(jié)點(diǎn)的時(shí)間差值。各個(gè)SM 的身份標(biāo)識(shí)由PCF 幀攜帶的成員向量確定。集中控制算法主要對(duì)時(shí)序保持算法的PCF 幀進(jìn)行集中收集、計(jì)算差值、求解差值平均值、修正時(shí)間并產(chǎn)生一個(gè)新的PCF 幀，然后廣播至各個(gè)SM 或SC，進(jìn)而實(shí)現(xiàn)全網(wǎng)的時(shí)間同步。集中控制算法主要包括3 個(gè)階段：收集階段，計(jì)算階段，延時(shí)階段，具體如下：

1）收集階段

一個(gè)協(xié)議控制幀PCF 在到達(dá)時(shí)序保持點(diǎn)且當(dāng)前該整合周期內(nèi)沒有其他集中控制算法正在收集PCF幀時(shí)，開啟一個(gè)觀察窗口（Observation Window，OW），OW 的大小一般設(shè)置為同步精度p（precision）。在收集階段持續(xù)保持對(duì)PCF 幀的收集，如果每個(gè)OW 都有PCF 幀被收集，則開啟一個(gè)新的窗口，繼續(xù)收集PCF 幀。當(dāng)開啟的OW 窗口數(shù)為f+1（f為系統(tǒng)容錯(cuò)的設(shè)定值），或者新開啟的OW 窗口內(nèi)無PCF 幀時(shí)，進(jìn)入計(jì)算階段。值得注意的是，每個(gè)集中控制算法中收集的PCF 幀必須在同一個(gè)同步域、同一個(gè)整合周期、高于或等于第一個(gè)PCF 幀的同步優(yōu)先級(jí)，否則，重新開啟另一個(gè)集中控制算法。

2）計(jì)算階段

根據(jù)收集階段采集的PCF 幀與第一個(gè)接收PCF幀的接收時(shí)鐘差值計(jì)算一個(gè)均衡值，計(jì)算時(shí)通過所收集PCF 幀的數(shù)目來確定計(jì)算規(guī)則，具體計(jì)算方法如式（4）所示：

其中，n表示收集階段的PCF 幀個(gè)數(shù)，tn表示第n個(gè)PCF 幀與第一個(gè)PCF 幀的時(shí)鐘差值分別表示n個(gè)時(shí)鐘差值中的第k大值和第k小值。

3）延時(shí)階段

式（4）中的Δt即為各個(gè)SM 的時(shí)鐘偏差均衡值，也即延時(shí)階段的延時(shí)值。時(shí)鐘差值的不同和所收集PCF幀數(shù)的不同，導(dǎo)致延時(shí)值不一致、CM 的實(shí)際集中時(shí)間點(diǎn)cm_compressed_pit 與預(yù)計(jì)時(shí)間點(diǎn)cm_scheduled_pit不一致以及時(shí)鐘差值不一致。

1.1.3 時(shí)鐘糾正

時(shí)鐘糾正首先需要計(jì)算時(shí)鐘差值。TTE 的時(shí)鐘差值等于離線計(jì)算的預(yù)計(jì)接收點(diǎn)與實(shí)際接收點(diǎn)的差值。對(duì)于同步集中器CM 而言，clock_corr 的ΔT計(jì)算如下：

對(duì)于同步控制器SM 和同步客戶端SC 而言，clock_corr 的ΔT計(jì)算如下：

其中，smc_scheduled_pit 為SM/SC 的預(yù)計(jì)時(shí)間點(diǎn)，smc_permanence_pit 為實(shí)際時(shí)序保持點(diǎn)。

在本地時(shí)鐘上直接進(jìn)行時(shí)鐘差值修正，如下：

1.1.4 派系檢測

在同步通信過程中，在同一同步域內(nèi)出現(xiàn)某些子同步派系，此時(shí)將不能進(jìn)行全域同步。為解決該問題，需要對(duì)派系進(jìn)行檢測。派系檢測可分為同步派系檢測、異步派系檢測和相對(duì)派系檢測3 種方式。

同步派系檢測是指在SM/CM/SC 的同步派系評(píng)估時(shí)刻sync_eval_pit，判定在當(dāng)前整合周期內(nèi)且落在接收窗口內(nèi)的成員向量個(gè)數(shù)local_sync_membership與設(shè)定的閾值sync_threshold_sync 之間的關(guān)系，若local_sync_membership

異步派系檢測是指在SM/CM/SC 的異步派系評(píng)估時(shí)刻async_eval_pit，判定不在本整合周期內(nèi)且落在接收窗口之外的成員向量個(gè)數(shù)local_async_membership與設(shè)定的閾值sync_threshold_async 之間的關(guān)系，若local_async_membership>sync_threshold_async，則異步派系檢測成功；否則，檢測失敗。

相對(duì)派系檢測是指在SM 異步派系評(píng)估時(shí)刻async_eval_pit，判定同步派系值local_sync_membership與異步派系值local_async_membership 之間的關(guān)系，若local_sync_membership≤local_async_membership，則相對(duì)派系檢測成功；否則，檢測失敗。

上述3 種派系檢測算法對(duì)同步子集合進(jìn)行實(shí)時(shí)檢測，當(dāng)3 種派系檢測算法均檢測成功時(shí)，網(wǎng)絡(luò)構(gòu)件進(jìn)入失同步狀態(tài)。若要再次進(jìn)行同步，則需要重新進(jìn)入冷啟動(dòng)握手或偵聽IN 幀階段，然后進(jìn)入新的時(shí)間同步周期進(jìn)行操作。

1.1.5 通道擇優(yōu)

在具體的網(wǎng)絡(luò)拓?fù)渲?，網(wǎng)絡(luò)規(guī)模、配置角色和冗余設(shè)計(jì)等不同，導(dǎo)致存在多個(gè)可同時(shí)滿足同步需求的PCF 幀，此時(shí)需要選擇最優(yōu)通道的PCF 幀作為最優(yōu)PCF 幀進(jìn)行同步，擇優(yōu)計(jì)算具體如下：

在式（8）中，擇優(yōu)標(biāo)準(zhǔn)為：在接收的PCF 幀中，選擇成員向量個(gè)數(shù)最大且時(shí)序保持時(shí)刻最近的PCF 幀。

1.2 同步IP 核設(shè)計(jì)實(shí)現(xiàn)

依據(jù)上述SAE AS6802 協(xié)議的算法研究和協(xié)議中第9 章“啟動(dòng)與重啟服務(wù)”內(nèi)容，本文設(shè)計(jì)SAE AS6802 時(shí)間同步IP 核，如圖2 所示。

圖2 同步IP 核結(jié)構(gòu)Fig.2 Synchronous IP core structure

時(shí)間同步IP 核中的各個(gè)模塊功能具體如下：

1）端口0～端口N：端口對(duì)接收到的幀數(shù)據(jù)進(jìn)行分析，解析出PCF 幀字段，包括同步域、同步優(yōu)先級(jí)、透明時(shí)鐘、幀類型、成員向量和整合周期等，同時(shí)記錄接收時(shí)刻。

2）時(shí)序保持模塊：對(duì)接收的PCF 幀進(jìn)行時(shí)序保持計(jì)算，在達(dá)到時(shí)序保持時(shí)刻時(shí)上報(bào)至SM/SC/CM控制狀態(tài)機(jī)。

3）SM 控制狀態(tài)機(jī)：依據(jù)AS6802 協(xié)議的第9 章內(nèi)容實(shí)現(xiàn)SM 的同步狀態(tài)機(jī)。

4）SC 控制狀態(tài)機(jī)：依據(jù)AS6802 協(xié)議的第9 章內(nèi)容實(shí)現(xiàn)SC 的同步狀態(tài)機(jī)。

5）CM 控制狀態(tài)機(jī)：依據(jù)AS6802 協(xié)議的第9 章內(nèi)容實(shí)現(xiàn)CM 的同步狀態(tài)機(jī)，其包括普通完整性CM狀態(tài)機(jī)和高完整性CM 狀態(tài)機(jī)。

6）寄存器、參數(shù)計(jì)算模塊：主要實(shí)現(xiàn)參數(shù)配置和計(jì)算功能。參數(shù)配置主要包括接收/發(fā)送延時(shí)、同步閾值、容錯(cuò)系數(shù)f、整合周期個(gè)數(shù)、最大傳輸延遲、同步域、優(yōu)先級(jí)、同步精度、派發(fā)延遲和超時(shí)等參數(shù)。計(jì)算功能主要結(jié)合上述配置參數(shù)進(jìn)行接收時(shí)刻、發(fā)送時(shí)刻、糾正時(shí)刻、派系評(píng)估時(shí)刻等計(jì)算。

時(shí)間同步IP 核輸出同步時(shí)鐘和同步狀態(tài)以及發(fā)送PCF 幀信息，此IP 核在工作時(shí)只能作為SM、SC 或CM 中的一種同步角色。本文設(shè)計(jì)的時(shí)間同步IP 核完全滿足SAE AS6802 協(xié)議的設(shè)計(jì)要求，獨(dú)立于物理傳輸協(xié)議，可適用于基于IEEE 802.3、FC、總線等底層通信協(xié)議。

1.3 同步因素

基于SAE AS6802 的時(shí)間同步算法的同步精度雖然相對(duì)于現(xiàn)有時(shí)間同步算法PTP［16］、DTP、NTP 等有較大提高，但在實(shí)際應(yīng)用中，仍存在限制其同步精度提升的因素，主要包括時(shí)鐘精度及漂移［17］、同步周期頻率和透明參數(shù)準(zhǔn)確度。

1.3.1 時(shí)鐘精度及漂移

在實(shí)際的通信網(wǎng)絡(luò)中，各個(gè)網(wǎng)絡(luò)構(gòu)件（交換機(jī)或端系統(tǒng)）的本地時(shí)鐘（如晶振）精度值不一致，且與真實(shí)的時(shí)鐘相比存在一定的偏差，即時(shí)鐘漂移［18］，這兩者是各個(gè)網(wǎng)絡(luò)構(gòu)件間時(shí)間同步精度不同的重要影響因素。

假設(shè)網(wǎng)絡(luò)中2個(gè)構(gòu)件的本地晶振頻率分別為FaMHz和FbMHz，本地晶振的時(shí)鐘偏移采用ppm（part per million）作為衡量，2 個(gè)構(gòu)件的本地晶振時(shí)鐘偏移分別表示為Pa和Pb。假設(shè)一個(gè)同步整合周期為Tins，則在一個(gè)整合周期內(nèi)，網(wǎng)絡(luò)構(gòu)件A的最大偏移為，網(wǎng)絡(luò)構(gòu)件B的最大偏移為，則2 個(gè)網(wǎng)絡(luò)構(gòu)件之間的最大時(shí)鐘差值ΔTclk為兩者之間的正負(fù)偏移之和，如下：

在式（9）中，假設(shè)Pa為100 ppm，Pb為50 ppm，Tin為0.01 s，則2 個(gè)網(wǎng)絡(luò)構(gòu)件在一個(gè)整合周期0.01 s 內(nèi)的固有最大時(shí)鐘偏差為1.5 μs。因此，對(duì)于高安全關(guān)鍵應(yīng)用領(lǐng)域，其網(wǎng)絡(luò)構(gòu)件的本地時(shí)鐘應(yīng)選擇高品質(zhì)的時(shí)鐘晶振。

1.3.2 同步周期頻率

從式（9）可以看出，基于SAE AS6802 協(xié)議的同步精度與整合周期［19］也緊密相關(guān)。在整合周期為0.01 s 時(shí)，其固有時(shí)鐘偏差為1.5 μs；在整合周期為0.1 s 時(shí)，其固有時(shí)鐘偏差為15 μs。因此，整合周期越小，同步周期頻率越快，時(shí)間同步精度越高，同步精度與同步周期頻率之間成正比關(guān)系，如式（10）所示：

其中，ΔTprecision表示同步精度，ε表示正比系數(shù)，該系數(shù)與具體的網(wǎng)絡(luò)特性相關(guān)表示同步周期頻率。

在同步網(wǎng)絡(luò)中，同步周期頻率越快，同步精度越高，但同時(shí)由同步帶來的帶寬開銷也隨之增加。因此，網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)者需要綜合任務(wù)關(guān)鍵程度、帶寬、網(wǎng)絡(luò)規(guī)模和角色分配等多種因素來決定整個(gè)網(wǎng)絡(luò)的同步周期頻率。

1.3.3 透明參數(shù)準(zhǔn)確度

同步算法依據(jù)大量的透明時(shí)鐘參數(shù)進(jìn)行計(jì)算，包括發(fā)送延遲、轉(zhuǎn)發(fā)延遲、接收延遲和線延遲等參數(shù)，這些參數(shù)的準(zhǔn)確度同樣決定了網(wǎng)絡(luò)靜態(tài)配置時(shí)刻的準(zhǔn)確度。

如果透明參數(shù)的記錄或計(jì)算與靜態(tài)配置的計(jì)算之間誤差偏大，如動(dòng)態(tài)的發(fā)送或轉(zhuǎn)發(fā)延遲，其隨物理端口處競爭帶寬而動(dòng)態(tài)變化，則實(shí)際時(shí)刻與靜態(tài)配置時(shí)刻就存在設(shè)計(jì)上的同步時(shí)間誤差，從而導(dǎo)致時(shí)間同步精度降低。因此，對(duì)透明時(shí)鐘進(jìn)行準(zhǔn)確記錄也是提高時(shí)間同步精度的重要因素。

2 模塊化仿真平臺(tái)設(shè)計(jì)

考慮到時(shí)間同步算法的復(fù)雜度以及存在同步角色、網(wǎng)絡(luò)拓?fù)?、余度架?gòu)以及網(wǎng)絡(luò)速率等不同的復(fù)雜應(yīng)用場景，需要搭建合理且易用的模塊化仿真測試環(huán)境，以驗(yàn)證滿足SAE AS6802 協(xié)議的時(shí)間同步IP核的正確性。

2.1 測試需求

在復(fù)雜的同步測試場景以及存在各種同步因素的實(shí)際應(yīng)用中，測試需求如表1 所示。

表1 測試需求Table 1 Test requirements

2.2 模塊設(shè)計(jì)

面對(duì)復(fù)雜的測試要求，本文仿真測試平臺(tái)設(shè)計(jì)采用面向?qū)ο蟮挠布?yàn)證語言（Hard-ware Verification Language，HVL）SystemVerilog，其具有接口、斷言、受約束的隨機(jī)化激勵(lì)等特點(diǎn)，能夠大幅提高測試效率，且具有較高的功能測試覆蓋率。

為了對(duì)時(shí)間同步IP 核進(jìn)行仿真測試，本文搭建的測試平臺(tái)主要包括時(shí)鐘模擬模塊、發(fā)送/鏈路/接收模塊、故障節(jié)點(diǎn)模擬模塊以及配置IP 核模塊等。

2.2.1 時(shí)鐘模擬模塊設(shè)計(jì)

網(wǎng)絡(luò)構(gòu)件的本地時(shí)鐘精度和時(shí)鐘偏移是時(shí)間同步精度的重要影響因素，鑒于各個(gè)本地晶振品質(zhì)［20］的不同，為了測試真實(shí)通信環(huán)境，需要建立一個(gè)本地時(shí)鐘模擬模塊，如圖3 所示。

圖3 受約束的隨機(jī)時(shí)鐘示意圖Fig.3 Schematic diagram of constrained random clock

在圖3 中，時(shí)鐘晶振品質(zhì)以時(shí)鐘周期（單位為MHz）為基本周期值，以時(shí)鐘偏移（ppm）為約束條件，模擬產(chǎn)生不同的網(wǎng)絡(luò)構(gòu)件本地時(shí)鐘。

2.2.2 發(fā)送/鏈路/接收模塊設(shè)計(jì)

發(fā)送/鏈路/接收模塊主要模擬PCF 幀的傳輸過程。其中，發(fā)送指PCF 幀在鏈路層、物理層及變壓器中的發(fā)送過程，鏈路指PCF 幀在物理媒介中的傳輸過程，接收指PCF 幀在變壓器、物理層和鏈路層的接收過程。發(fā)送/鏈路/接收模塊如圖4 所示。

圖4 發(fā)送/鏈路/接收模塊示意圖Fig.4 Schematic diagram of transmit/link/receive module

在圖4 中，發(fā)送/鏈路/接收模塊主要實(shí)現(xiàn)PCF 幀的傳輸延遲，即PCF 幀在SM 或CM 產(chǎn)生之后進(jìn)行一個(gè)發(fā)送延遲、線延遲和接收延遲，再進(jìn)入接收時(shí)間同步IP 核中。其中，發(fā)送延遲和接收延遲與具體的鏈路層/物理層設(shè)計(jì)相關(guān)，可查看相關(guān)器件手冊獲取。線延遲Twire_delay計(jì)算公式如下：

其中，Llink_length為線纜長度，為傳輸速率。

值得注意的是，在同一網(wǎng)絡(luò)中，可以存在多種不同的網(wǎng)絡(luò)傳輸速率、線纜長度及發(fā)送/接收延遲，這樣更能模擬真實(shí)的網(wǎng)絡(luò)環(huán)境。

2.2.3 故障節(jié)點(diǎn)模擬模塊設(shè)計(jì)

故障節(jié)點(diǎn)模擬主要針對(duì)PCF 幀進(jìn)行模擬，其目的是受約束地隨機(jī)生成一個(gè)PCF 幀類型，隨機(jī)化的內(nèi)容主要包括整合周期、成員向量、同步優(yōu)先級(jí)、同步域、幀類型、透明時(shí)鐘等，并在受約束的注入時(shí)機(jī)控制下進(jìn)入網(wǎng)絡(luò)拓?fù)渲小?/p>

2.2.4 模塊化平臺(tái)設(shè)計(jì)

本文結(jié)合仿真模塊和時(shí)間同步IP 核設(shè)計(jì)，搭建典型的模塊化仿真平臺(tái)，如圖5 所示，其同時(shí)仿真測試時(shí)間同步IP 核的SM、SC 和CM 功能。

圖5 模塊化仿真平臺(tái)設(shè)計(jì)示意圖Fig.5 Schematic diagram of modular simulation platform design

在圖5 中，首先由本地時(shí)鐘模擬模塊、初始配置單元（主要作用為初始化配置時(shí)間同步IP 核的基本參數(shù)）和時(shí)間同步IP 核等組成網(wǎng)絡(luò)節(jié)點(diǎn)，網(wǎng)絡(luò)節(jié)點(diǎn)由發(fā)送/鏈路/接收模塊互聯(lián)，故障節(jié)點(diǎn)實(shí)現(xiàn)PCF 幀的故障注入，以查看同步運(yùn)行的穩(wěn)定性。

從圖5 可以看出，該仿真測試平臺(tái)具有靈活的可配置性，可根據(jù)表1 的測試需求組合搭建不同規(guī)模數(shù)量的網(wǎng)絡(luò)拓?fù)?，從而提高測試效率和功能覆蓋率。

3 仿真測試

對(duì)時(shí)間同步IP 核的基本功能進(jìn)行仿真測試，仿真拓?fù)淙鐖D5 所示，基本通信參數(shù)設(shè)置如下：整合周期為2 ms，最大傳輸延遲為500 μs，時(shí)間同步精度為1 μs，整合周期個(gè)數(shù)為5，線纜長度為10 m，傳輸速率為1 Gb/s，仿真結(jié)果如圖6 所示。

圖6 時(shí)間同步仿真結(jié)果Fig.6 Time synchronization simulation result

同步精度結(jié)果如圖7 所示，圖中分別對(duì)SM0 與SM1、SM 與SC、SM 與CM 的時(shí)鐘差值進(jìn)行比較，均差值約為150 ns，最差精度在300 ns 以內(nèi)，滿足時(shí)間同步精度1 μs 的設(shè)計(jì)要求。

圖7 同步精度結(jié)果Fig.7 Synchronization accuracy result

從圖7 可以看出，同步角色SM、SC 和CM 狀態(tài)機(jī)滿足SAE AS6802 協(xié)議第9 章內(nèi)容要求，結(jié)合同步輸出狀態(tài)local_sync_status_sm0/sm1/cm/sc 和時(shí)鐘值local_clk_sm0/sm1/cm/sc 進(jìn)行分析得出，SM、SC 和CM 同步工作穩(wěn)定，同步精度達(dá)到300 ns 以內(nèi)，驗(yàn)證了本文時(shí)間同步IP 核功能正確。

4 結(jié)束語

本文對(duì)時(shí)間觸發(fā)網(wǎng)絡(luò)TTE 協(xié)議進(jìn)行分析，研究時(shí)間同步算法技術(shù)、時(shí)間同步流程、同步角色、時(shí)序保持算法、集中控制算法、時(shí)鐘糾正算法以及同/異步派系檢測，設(shè)計(jì)實(shí)現(xiàn)時(shí)間同步IP 核，并從測試角度出發(fā)，構(gòu)建多參數(shù)、多復(fù)雜場景下的模塊化仿真驗(yàn)證平臺(tái)。仿真結(jié)果表明，該時(shí)間同步IP 核的時(shí)間同步精度可以達(dá)到亞微秒級(jí)，且具有較高的魯棒性。為了進(jìn)一步分析時(shí)間同步IP 核的同步性能，后續(xù)將在不同同步域、多種業(yè)務(wù)數(shù)據(jù)流混合的通信環(huán)境中進(jìn)行研究，以提升該IP 核在機(jī)載網(wǎng)絡(luò)通信中的健壯性。