SGT MOS 器件電容特性研究與分析

任麗麗，李建澄，郭榮輝

（1.南京航空航天大學(xué)，江蘇 南京 210016；2.三江學(xué)院，江蘇 南京 210012；3.東南大學(xué)，江蘇 南京 211189）

1 引言

溝槽型MOS 器件以其優(yōu)秀的正向?qū)ㄌ匦浴⑤^高的開關(guān)速度、良好的熱穩(wěn)定性和便于集成等特點，在功率開關(guān)應(yīng)用中受到了人們的廣泛重視［1］。與傳統(tǒng)溝槽MOS 器件相比，分離柵結(jié)構(gòu)溝槽MOS在相同耐壓下具有更小的導(dǎo)通電阻，且由于分離柵的存在，大大減小了柵漏之間的電容，具有更好的抗漏極電壓震蕩對柵極影響的能力［2］。因此，深入分析SGT MOS 器件的基本結(jié)構(gòu)，建立器件的電容模型，并對其電容特性進(jìn)行了仿真和對比分析。

2 SGT MOS 器件基本結(jié)構(gòu)與電容模型

2.1 SGT MOS 器件基本結(jié)構(gòu)

相比于普通Trench MOS 器件，SGT MOS 器件是在Trench MOS 器件的基礎(chǔ)上，對其溝槽中淀積的多晶硅柵結(jié)構(gòu)進(jìn)行優(yōu)化改良。SGT MOS 器件溝槽中除了控制柵外，還存在一個連接源極的分離柵。因此，不同于Trench MOS 器件的工藝流程，它會在淀積多晶硅柵之前多幾個工藝步驟［3］。它的元胞垂直剖面結(jié)構(gòu)圖如圖1 所示，Wcell為SGT MOS 器件的元胞寬度，Wt為溝槽寬度，Ws為臺面有效寬度；Lg為控制柵長度，Ld為分離柵長度，L為外延層厚度，Xjp為P 體區(qū)的深度。圖1 中藍(lán)色虛線是SGT MOS器件中耗盡層的展寬，其中Xmp1是耗盡層在P 體區(qū)與N-漂移區(qū)邊界向下展寬的厚度，Xmp2是耗盡層在溝槽側(cè)壁往兩側(cè)展寬的厚度。

2.2 電容模型

如圖1 所示，SGT MOS 器件的柵極電容主要分為柵源電容Cgs、柵漏電容Cgd和源漏電容Cds共3 部分。其中：柵源電容主要由柵極和源極之間的電容Cgs1、柵極與連接源極的分離柵之間的電容Cgs2、柵極與P 體區(qū)之間的電容Cp以及柵極和N+源區(qū)之間的電容Cn+組成；柵漏電容主要由柵極與薄柵氧化層之間的電容Cgox、柵極與薄柵氧化層和漂移區(qū)重疊部分之間的電容Cm1、柵極與溝槽下部分厚柵氧化層之間的電容Csox以及柵極與厚柵氧化層和漂移區(qū)重疊部分之間的電容Cm2組成；源漏電容主要由P 體區(qū)與漂移區(qū)之間的電容組成。這3 個寄生電容歸根結(jié)底是由耗盡層電容和介質(zhì)層電容組成。

2.2.1 柵源電容Cgs

根據(jù)圖1，組成柵源電容Cgs的Cgs1、Cgs2、Cn+和CP這4 部分電容呈現(xiàn)并聯(lián)關(guān)系。根據(jù)平行板電容的表達(dá)式C=εS/d，代入相關(guān)尺寸參數(shù)將得到4 部分電容并聯(lián)化簡，可得到器件單位面積上的特征柵源電容表達(dá)式：

2.2.2 柵漏電容Cgd

柵漏電容Cgd又稱密勒電容。普通溝槽型MOS 的柵漏電容計算簡單，主要由溝槽底部寬度決定。SGT MOS 器件的柵漏電容計算稍微復(fù)雜，主要是因為柵極在溝槽上半部分，通過側(cè)邊氧化層、漂移區(qū)連接漏級，需要考慮4 部分電容的并聯(lián)。它的單位面積上特征柵漏電容具體表達(dá)式為：

從式（2）可以看出，Cm1與Cgox串聯(lián)，Cm2與Csox串聯(lián)，然后二者并聯(lián)組成柵漏電容。其中，Cm1、Cm2主要取決于槽柵之外耗盡層的寬度。隨著Vds的不斷增加，耗盡層的展寬越來越大，相應(yīng)的這兩個耗盡層電容會越來越小。

耗盡層展寬表達(dá)式為：

式中，ND為摻雜的施主濃度。根據(jù)可以推得兩部分電容Cm1和Cm2。再將其代入式（2），可得到具體的特征柵漏電容表達(dá)式。

2.2.3 源漏電容Cds

由于器件底部漏極直接與N-漂移區(qū)相連，因此源漏電容Cds可以視作為P 體區(qū)和N-漂移區(qū)組成的PN 結(jié)的電容Cs,j的一部分，故其與PN 結(jié)電容Cs,j成比例關(guān)系。隨著Vds的不斷增加，側(cè)面耗盡層寬度Xmp2也在不斷增大，導(dǎo)致有效臺面區(qū)寬度不斷減小，因此有效臺面區(qū)單位面積上特征源漏電容表達(dá)式為：

式中，Cs,j的表達(dá)式參考PN 結(jié)突變結(jié)兩端等效電容公式。突變結(jié)電容則主要由勢壘電容CT與擴散電容CD組成，二者表達(dá)式為：

式中，A為PN 結(jié)面積。

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最后，將式（6）和式（7）代入式（5），可得最終器件單位面積上特征源漏電容表達(dá)式。

3 仿真及分析

3.1 分離柵溝槽MOS 器件與普通溝槽MOS 器件柵極電容特性

基于對比的嚴(yán)謹(jǐn)性，通過控制變量將分離柵溝槽MOS 器件和溝槽MOS 器件的結(jié)構(gòu)參數(shù)盡量保證一致。例如，元胞寬度Wcell、溝槽寬度Wt、外延層厚度Le、柵氧層厚度Tox以及控制柵長度Lg等都保持一樣，通過調(diào)整外延層的摻雜濃度和協(xié)調(diào)P 體區(qū)深度，在保證兩者耐壓盡可能一致（40 V）的情況下，研究兩者的柵極電容特性。對比兩者的柵極電容特性，關(guān)心的是器件關(guān)于抗漏極電壓震蕩影響的能力［2］。這取決于Ciss/Cgd的值，因此主要分析兩種器件的柵漏電容Cgd和輸入電容Ciss。兩者的柵漏電容Cgd對比和輸入電容Ciss對比，分別如圖2 和圖3 所示。

從圖2 可知，相同耐壓條件下，分離柵溝槽MOS 器件的柵漏電容只有普通溝槽MOS 器件的不到一半，明顯小于普通溝槽MOS 器件。證明當(dāng)在溝槽型MOS 器件中引入分離柵后，這個結(jié)構(gòu)將柵極和漏極從物理層面上做了分離，減小了柵漏之間的影響，將原本普通溝槽結(jié)構(gòu)中占比較大的柵漏電容Cgd轉(zhuǎn)化為柵源電容Cgs。從圖3 可知，相同耐壓下，分離柵溝槽MOS 器件的輸入電容大于普通溝槽MOS。當(dāng)Vds=10 V 時，從數(shù)值關(guān)系上看，分離柵溝槽MOS 器件的輸入電容約是普通溝槽MOS的2 倍。由圖2 和圖3 的曲線可知，當(dāng)Vds=10 V時，分離柵結(jié)構(gòu)Ciss/Cgd的值約是普通溝槽結(jié)構(gòu)10倍，驗證了分離柵溝槽MOS 器件抗漏極干擾的優(yōu)越性能。

3.2 分離柵長度對柵漏電容的影響

分離柵存在的重要意義是轉(zhuǎn)換柵漏電容。不同分離柵長度下，柵漏電容和輸入電容隨Vds的變化曲線如圖4 和圖5 所示。

從圖4 和圖5 可知，在這5 個不同長度分離柵下，柵漏電容Cgd都隨著源漏電壓Vds的增加而逐漸變小最終趨于不變，輸入電容Ciss的變化趨勢也是如此。分離柵的存在主要是將柵漏電容Cgd轉(zhuǎn)化為柵源電容Cgs，而分離柵的長度在一定程度上影響了這種轉(zhuǎn)化能力。分離柵越長，控制柵與漏極的距離隔得越開，兩者的電荷耦合效果也會相應(yīng)減弱，因此柵漏電容Cgd就會減小。減小的這部分柵漏電容Cgd其實轉(zhuǎn)化成了柵源電容Cgs和源漏電容Cds。如圖6 所示，柵源電容Cgs隨著分離柵長度的增加而增加。圖7 顯示了分離柵長度為1 μm 的器件的柵極電容隨Vds的變化曲線。

圖7 雖然顯示的只是1 μm 長度分離柵下柵極電容的情況，但其他分離柵長度的器件電容值變化與之類似，最后帶來的結(jié)果就是如圖5 所示器件的輸入電容Ciss越來越大。Ciss/Cgd是衡量功率器件穩(wěn)定性的一個數(shù)值，表明了器件對電壓擺幅的抗干擾能力的強弱。因此，增長分離柵一定程度上也有助于提高器件的穩(wěn)定性。

4 結(jié)語

在分析分離柵溝槽MOS 器件的元胞結(jié)構(gòu)特點的基礎(chǔ)上，建立器件的柵極電容等效平板電容并聯(lián)模型，通過對比分離柵溝槽MOS 器件與普通溝槽MOS 器件柵極電容特性，驗證了分離柵溝槽MOS器件抗漏極干擾的優(yōu)越性能。此外，仿真分析分離柵長度與柵漏電容的關(guān)系，可為后續(xù)優(yōu)化器件設(shè)計奠定理論基礎(chǔ)。