偽隨機(jī)測試激勵信號設(shè)計

孫永建　秦鵬　唐景華

摘要：模數(shù)混合電路的內(nèi)建自測試（BIST）研究是近些年比較有挑戰(zhàn)的，其中如何以較小的硬件開銷獲得模擬激勵信號以及數(shù)據(jù)響應(yīng)分析比較關(guān)鍵。本文將以偽隨機(jī)信號作為研究對象，對BIST結(jié)構(gòu)的激勵模塊進(jìn)行設(shè)計偽隨機(jī)信號，并在QuartusⅡ里進(jìn)行仿真驗證，為后續(xù)混合信號BIST結(jié)構(gòu)設(shè)計打下基礎(chǔ)。

關(guān)鍵詞：BIST;測試激勵;LFSR

中圖分類號：TN407文獻(xiàn)標(biāo)識碼：A文章編號：1672-9129（2020）07-0076-02

Abstract： The study of modular hybrid circuit built-in self-testing （BIST） is challenging in recent years， among which how to obtain analog excitation signal and data response analysis with less hardware cost is key. This article will take the pseudo random signal as the research object， the incentive of BIST structure module design pseudo random signal， and Quartus Ⅱ simulation verification， lay the foundation for subsequent mixed-signal BIST structure design.

Key words： BIST; Test incentives; LFSR

1引言

內(nèi)建自測試（BIST）是由測試電路自身生成測試激勵信號，作用于電路本身并根據(jù)響應(yīng)來進(jìn)行測試的方法[1]，是一種很重要的測試方法。若測試結(jié)構(gòu)中的測試激勵為零均值的高斯隨機(jī)信號時，不僅能簡化求取各階累積量譜的計算[2]，而且高斯隨機(jī)信號在性質(zhì)上接近白噪聲，其帶寬和幅度都可以控制，可以保證對被測電路的持續(xù)激勵，所以采用高斯隨機(jī)信號作為某混合信號BIST結(jié)構(gòu)中的激勵信號。但是設(shè)計服從高斯分布的隨機(jī)信號比較復(fù)雜而且在設(shè)計中是無法得到完全服從高斯分布的激勵信號。

2激勵模塊設(shè)計

2.1 激勵結(jié)構(gòu)。偽隨機(jī)信號在現(xiàn)實應(yīng)用中通常采用線性移位寄存器序列（M序列）來產(chǎn)生，具有十分接近白噪聲的性質(zhì)，因此又稱偽隨機(jī)信號為偽高斯信號。激勵生成的結(jié)構(gòu)如圖1所示，包含控制信號、線性反饋移位寄存器（LFSR）[3]和DAC三部分組成。當(dāng)BIST控制器使能有效時，激勵內(nèi)部的控制器則產(chǎn)生LFSR使能信號，使得LFSR開始移位輸出，并同時給DAC控制時鐘信號，DAC輸出的模擬信號就是偽隨機(jī)信號。

2.2 ?LFSR設(shè)計。如果n元布爾函數(shù) f（x₁，x₂，…，x_n）可以表示成n個變元x₁，x₂，x₃，…，xn的線性奇次函數(shù)：f（x₁，x₂，…，x_n）=c_nx_n+c_n-1x_n-1+…c₁x₁f（x₁，x₂，…，x_n）=c_nx_n+c_n-1x_n-1+…c₁x₁其中c_i=0或1，則以f（x₁，x₂，…，x_n）為反饋函數(shù)的移位寄存器就叫做線性反饋移位寄存器（LFSR）[4]。圖2為n級線性反饋移位寄存器的一般結(jié)構(gòu)形式。

其中A₁，A₂，…，A_n是寄存器串聯(lián)成的移位寄存器;h_i是反饋控制，h_i∈0，1。為0不存在，為1則存在反饋控制，線性反饋移位寄存器的特征多項式為：

h（x）=xⁿ+h₁x^n-1+h₂x^n-2+…+h_n-1x+1（1）

產(chǎn)生線性反饋移位寄存器序列的n級移位寄存器，其特征多項式必須是n次本原多項式，也就是說特征多項式與輸出序列的周期有密切的關(guān)系。要設(shè)計LFSR，并使之輸出序列具有最大的周期性，必須要找到本原多項式[5]。

以12Bit的TI芯片DAC902芯片（轉(zhuǎn)換速度最高達(dá)到165M）為例，最少需要12bit位移位寄存器。選取LFSR本原多項式為： x¹²+x⁶+x⁴+x+1，設(shè)計線性反饋移位寄存器取其并行輸出作為DAC的編碼，在QuartusII環(huán)境下用Verilog HDL硬件描述語言設(shè)計，輸出的序列仿真如圖3所示。

該序列發(fā)生器的輸出信號是一個數(shù)字隨機(jī)信號，在設(shè)計中，通過D/A轉(zhuǎn)換器得到模擬信號。若被測電路是數(shù)字輸入，不需要再加D/A轉(zhuǎn)換器，可根據(jù)實際需要直接將數(shù)字信號接到被測電路。

2.3 控制設(shè)計仿真

由圖1可知，激勵模塊不僅要設(shè)計LFSR產(chǎn)生隨機(jī)序列，還要產(chǎn)生控制時鐘來控制DAC工作，DAC902控制時序圖如圖4所示。

DAC控制起來比較容易，使能LFSR后，產(chǎn)生M序列并行輸出到DAC數(shù)據(jù)端，然后控制器輸出DAC控制時鐘，上升沿時數(shù)據(jù)有效，DAC轉(zhuǎn)換輸出信號。用硬件描述語言對激勵模塊數(shù)字部分進(jìn)行設(shè)計，功能仿真如圖5所示。

從圖5中可以看出，在復(fù)位信號無效（即高電平）時，在系統(tǒng)時鐘的驅(qū)動下，模塊的輸入使能置位有效時，LFSR并行有數(shù)據(jù)輸出到DAC，并同時輸出DAC控制時鐘，來驅(qū)動DAC工作。

3結(jié)論

本文對BIST結(jié)構(gòu)的測試激勵進(jìn)行設(shè)計，通過仿真結(jié)果可知，能夠?qū)崿F(xiàn)ADC的控制信號和數(shù)據(jù)，產(chǎn)生偽隨機(jī)測試激勵信號，為后續(xù)混合信號BIST測試結(jié)構(gòu)設(shè)計打下基礎(chǔ)。

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作者簡介：孫永建（1986—），男，研究方向：混合信號電路測試研究、嵌入式系統(tǒng)開發(fā)。