淺析一種吊艙通信及圖像處理系統(tǒng)的設(shè)計(jì)開發(fā)

田浩

摘 要 本文主要研制一特定電路（通信及圖像處理系統(tǒng)，以下簡(jiǎn)稱“處理電路”），將來(lái)自主控系統(tǒng)的電源轉(zhuǎn)換為自身需要的電源和兩種傳感器需要的電源，通過(guò)轉(zhuǎn)發(fā)來(lái)自主控系統(tǒng)的指令實(shí)現(xiàn)對(duì)傳感器的各種功能控制，通過(guò)采集來(lái)自傳感器的視頻信號(hào)和各系統(tǒng)的信息實(shí)現(xiàn)對(duì)圖像信號(hào)的處理，圖像處理主要包括字符疊加和跟蹤功能的實(shí)現(xiàn)。

關(guān)鍵詞 吊艙通訊;圖像處理;系統(tǒng)設(shè)計(jì)

1處理電路功能分析

對(duì)于來(lái)自主控系統(tǒng)的28V電源，處理電路要進(jìn)行分解，使自身和兩個(gè)傳感器均能滿足要求，同時(shí)還需要考慮接地和干擾的問(wèn)題，視頻的傳輸和電源相反，處理電路需要采集來(lái)自兩個(gè)傳感器的視頻信號(hào)，具有切換功能，需要進(jìn)行AD＼DA的轉(zhuǎn)換，需要選擇合適處理器、邏輯處理電路和緩存，以滿足復(fù)雜圖像處理的需求[1]。

2詳細(xì)設(shè)計(jì)

2.1 總體設(shè)計(jì)

考慮到供電系統(tǒng)較為復(fù)雜，電源模塊體積較大，同時(shí)吊艙內(nèi)部空間有限，可把本處理電路系統(tǒng)分為兩部分，做兩塊印制板，一塊專用于電源處理，另一塊專用于核心功能的實(shí)現(xiàn)，同時(shí)還可避免電源對(duì)核心處理模塊的干擾。

2.2 系統(tǒng)軟件設(shè)計(jì)

（1）字符疊加功能的實(shí)現(xiàn)

與PC機(jī)軟件開發(fā)不同的是，DSP系統(tǒng)軟件沒(méi)有相應(yīng)的字符庫(kù)供開發(fā)人員調(diào)用。為此設(shè)計(jì)了如下的字符疊加解決方案：

1）數(shù)字字符，每個(gè)數(shù)字用“日”字形顯示，每個(gè)數(shù)字按“日”字形編碼后，調(diào)用專用的數(shù)字字符顯示函數(shù)添加到圖像中;

2）漢字字符。本系統(tǒng)中所用的漢字個(gè)數(shù)有限，程序中為每個(gè)可能要顯示的漢寧建立一個(gè)專門的二維數(shù)組，對(duì)應(yīng)圖像中的某個(gè)正方形像素區(qū)域，數(shù)組中相應(yīng)位為1表示圖像中對(duì)應(yīng)像素是漢字的組成像素，反之不是。如此對(duì)漢字編碼后調(diào)用專門的漢字顯示函數(shù)添加到圖像中;

3）其他形狀同漢字字符編碼方法類似。

（2）跟蹤算法的實(shí)現(xiàn)

跟蹤系統(tǒng)的核心部分為根據(jù)主控系統(tǒng)的指令進(jìn)行圖像跟蹤，其中開始跟蹤指令中需要包含目標(biāo)跟蹤的初始波門，即初始跟蹤窗。根據(jù)技術(shù)要求，本跟蹤算法將包括對(duì)比度跟蹤和相關(guān)跟蹤。

1）跟蹤任務(wù)分析

在使用對(duì)比度跟蹤算法時(shí)，目標(biāo)背景對(duì)比度越低，跟蹤越困難，因?yàn)樵诘蛯?duì)比度條件下、背景起伏導(dǎo)致目標(biāo)難于提取：在使用相關(guān)跟蹤算法時(shí)，目標(biāo)已經(jīng)有一定的面積，影響跟蹤的主要因素是目標(biāo)與其運(yùn)動(dòng)環(huán)境的可區(qū)分性（灰度分布差異）以及重復(fù)模式的多少，對(duì)于目前的圖像跟蹤算法無(wú)法適應(yīng)的情況，操作員介入重新設(shè)置跟蹤框。

2）對(duì)比度跟蹤算法

對(duì)比度跟蹤算法其基本思想是將目標(biāo)和背景分離出來(lái)。可以跟蹤快速運(yùn)動(dòng)的目標(biāo)，基本不受目標(biāo)姿態(tài)變化的限制。通常跟蹤框需要包含目標(biāo)和一部分背景、但本方法的識(shí)別能力差，不適合跟蹤復(fù)雜背景中的目標(biāo)。將目標(biāo)從背景中分離出來(lái)通常采用圖像分割的方法，主要包括閥值分割和邊緣檢測(cè)。閾值分割主要應(yīng)用于背景不復(fù)雜的情況，利用圖像中目標(biāo)與背景的直方圖分布的差異選取閥值，將原圖像變換為二值圖像，達(dá)到目標(biāo)與背景分離的目的。

2.3 總體設(shè)計(jì)布局

處理電路采用DSP+FPGA結(jié)構(gòu)，由高速DSP為處理核心組成計(jì)算系統(tǒng)，采用特定算法完成計(jì)算任務(wù)，使用FPGA實(shí)現(xiàn)系統(tǒng)I/O接口、電路內(nèi)部部分互連接口以及部分預(yù)處理任務(wù)。該跟蹤器由FPGA實(shí)現(xiàn)系統(tǒng)/O接口及處理內(nèi)部部分互連接口，提高了系統(tǒng)設(shè)計(jì)的靈活性，使得系統(tǒng)具有一定的可重構(gòu)和可擴(kuò)展的能力。

3難點(diǎn)分析

3.1 通信中對(duì)于錯(cuò)誤數(shù)據(jù)的處理

通信模式選擇RS-422，一幀數(shù)據(jù)有16字節(jié)，在通信中如果接收到錯(cuò)誤的一幀數(shù)據(jù)，特別是多或者少了幾個(gè)字節(jié)，怎么處理非常重要。

為解決這個(gè)問(wèn)題，進(jìn)行以下分析：

FPGA接收一幀數(shù)據(jù)需要的時(shí)間為4.58ms（16×（8*3）bits/38400bits/s=4.58ms），也就是說(shuō)在20ms時(shí)間里接收一幀數(shù)據(jù)只用4.58ms，其余時(shí)間空閑。那么我們?cè)贔PGA程序中作如下處理：一幀中第1字節(jié)數(shù)據(jù)到來(lái)時(shí)開始計(jì)時(shí)，等待4.8ns后，若不夠或多于16字節(jié)，則清空FIFO;若剛好16字節(jié)則通知DSP來(lái)取，取后清空。如此反復(fù)即可。

3.2 高速數(shù)?；旌显O(shè)計(jì)

本處理電路是典型的高速數(shù)模混合系統(tǒng)，涉及高速視頻編解碼、高速數(shù)字處理，其中DSP處理速度高達(dá)600MHz。高速數(shù)字、模擬電路集中在單板有限空間，數(shù)字電路噪聲干擾極易影響模擬電路性能。PCB設(shè)計(jì)中需要采用高速數(shù)模混合設(shè)計(jì)技術(shù)，進(jìn)行數(shù)字電路信號(hào)完整性和電源完整性仿真分析，信號(hào)回流路徑分析，優(yōu)化布局，合理濾波等。

3.3 高幀頻大幅面（彩色）視頻數(shù)據(jù)的傳輸與存儲(chǔ)

在本項(xiàng)目中，由于輸入圖像具有較高分辨率，且圖像處理任務(wù)會(huì)耗費(fèi)較多的處理器時(shí)間和存儲(chǔ)資源。為減少處理器時(shí)間的和存儲(chǔ)資源的占用，待顯示的圖像數(shù)據(jù)道路須獨(dú)立于處理通路，系統(tǒng)接收傳感器輸入圖像數(shù)據(jù)后，直接由FPGA控制進(jìn)入顯示緩存，DSP處理收?qǐng)D緩存中的Y分量，完成跟蹤算法后，將需要顯示的點(diǎn)陣字符以高亮通過(guò)FPGA寫到對(duì)應(yīng)的顯示緩存中，F(xiàn)PGA將疊加了標(biāo)識(shí)、符號(hào)的數(shù)字圖像送往視頻DAC，由視頻DAC編碼成PAL制式模擬視頻輸送往主控系統(tǒng)。

4結(jié)束語(yǔ)

目前本處理電路已經(jīng)應(yīng)用在整個(gè)系統(tǒng)當(dāng)中，發(fā)揮著重要的作用，各方面指標(biāo)均滿足要求。本系統(tǒng)的研究，填補(bǔ)了公司在通訊及圖像處理技術(shù)方面的空缺，也將為我公司其他產(chǎn)品的功能拓展打下了堅(jiān)實(shí)的基礎(chǔ)。為達(dá)到更好的應(yīng)用效果，今后還需要再跟蹤算法優(yōu)化方面做更為深入的探索和研究。

參考文獻(xiàn)

[1] 馬吉甫，高雪峰.基于掃描線的連通域搜索算法[J].福建電腦，2006（12）：121.