基于SET的最佳通用邏輯門ULG.2電路優(yōu)化設(shè)計(jì)

王 芳，孔偉名，應(yīng)時(shí)彥，喬天澤

(1.浙江藝術(shù)職業(yè)學(xué)院 影視技術(shù)系，浙江 杭州 310053；2.浙江工業(yè)大學(xué) 信息工程學(xué)院，浙江 杭州 310023)

隨著半導(dǎo)體制造工藝的不斷提升， FinFET技術(shù)使得MOSFET器件的工藝尺寸再次壓縮到了7 nm階段，但是MOS技術(shù)將在3 nm達(dá)到其工藝和物理極限[1]。研發(fā)非經(jīng)典MOSFET的新型納米電子器件如單電子晶體管(Single electron transistor, SET)、碳納米管場(chǎng)效應(yīng)管(Carbon nanotube field effect transistor, CNTFET)、量子細(xì)胞自動(dòng)機(jī)(Quantum-dot cellular automata, QCA)等無(wú)疑是逼近極限的有效途徑[2-4]。其中，SET工作時(shí)僅需一個(gè)或幾個(gè)電子，功耗極低，且與CMOS工藝結(jié)合最緊密，是制造新一代超低功耗、超高密度集成電路的最具競(jìng)爭(zhēng)力的新型納米電子器件之一。因此，SET在數(shù)字邏輯電路方面的應(yīng)用受到廣泛關(guān)注[2,5-7]。

1 邏輯門

1.1 SET的基本邏輯門

SET電路符號(hào)如圖1(a)所示，g為柵極，s為源極，d為漏極，其管腳名稱跟MOS管一樣，工作原理卻完全不同，SET是基于庫(kù)侖阻塞和單電子隧穿等量子現(xiàn)象[8]。當(dāng)漏源極和柵源極分別加合適的電壓Vds和Vg，如圖1(b)圖所示，則形成漏源電流Ids，如果Vds固定不變，Ids將隨Vg的變化形成周期性振蕩。利用SET的這種通斷特性可設(shè)計(jì)構(gòu)造各種功能的SET邏輯電路，如全加器、觸發(fā)器等[6-7]。SET還有一個(gè)重要特性即相移特性，當(dāng)背景電荷值取得恰當(dāng)，可使兩個(gè)SET的庫(kù)侖振蕩曲線相位差180°，從而使它們工作在互補(bǔ)的通斷狀態(tài)，參照CMOS相應(yīng)的SET分別稱為NSET和PSET[8]。利用NSET和PSET，并參照CMOS邏輯電路的設(shè)計(jì)思想[9]，SET設(shè)計(jì)出如圖2所示的非門和二輸入與非門。

圖1 SET電路符號(hào)及測(cè)試電路Fig.1 SET circuit symbol and test circuit

圖2 SET基本邏輯門Fig.2 Basic SET gates

1.2 最佳通用邏輯門ULG.2

通用邏輯門(Universal logic gate)[10]，是一種使用m個(gè)盡量不對(duì)稱的輸入端來(lái)實(shí)現(xiàn)n變量所有函數(shù)功能的電路，其是通過(guò)不同輸入端所對(duì)應(yīng)的不同連接方法來(lái)實(shí)現(xiàn)不同函數(shù)功能，對(duì)于實(shí)現(xiàn)了n變量函數(shù)的通用邏輯門可將其簡(jiǎn)稱為ULG.n，如圖3所示。

圖3 通用邏輯門ULG.n圖形符號(hào)Fig.3 Universal logic gate ULG.n graphic symbols

文獻(xiàn)[11]證明ULG.n具有完備性，即其可以實(shí)現(xiàn)變量數(shù)小于以及等于n的所有函數(shù)。而且對(duì)于變量數(shù)大于n的函數(shù)，也可以通過(guò)連接多個(gè)ULG.n來(lái)實(shí)現(xiàn)。針對(duì)ULG.n中的變量數(shù)n而言，當(dāng)n≥4時(shí)，ULG.n的電路實(shí)現(xiàn)過(guò)于復(fù)雜，單元占據(jù)面積過(guò)大，會(huì)造成邏輯冗余，因此變量數(shù)n<4才是比較實(shí)用且合適當(dāng)作超大型集成電路的單元電路。故ULG.2和ULG.3才是較為實(shí)用的通用邏輯門電路，其NPN型電路最少輸入端數(shù)分別為3和5[12]。

ULG.2一共需要實(shí)現(xiàn)16 種變量函數(shù)，文獻(xiàn)[13]通過(guò)譜方法找到了6 種較為可行的ULG.2。通過(guò)多方面考量后，最佳ULG.2的函數(shù)表達(dá)式為

(1)

使用式(1)所代表的最佳ULG.2和傳統(tǒng)的與非-非邏輯門相比，具有強(qiáng)的邏輯功能。Hellerman就分別使用最佳ULG.2和傳統(tǒng)非-與非邏輯門來(lái)實(shí)現(xiàn)三變量對(duì)應(yīng)的256 個(gè)函數(shù)的復(fù)雜情況進(jìn)行研究，其結(jié)果表明式(1)所代表的最佳ULG.2具有明顯優(yōu)勢(shì)[11,14]。

2 ULG.2的SET電路及其應(yīng)用

將式(1)使用與非-非的邏輯形式進(jìn)行展開(kāi)[15]，得函數(shù)表達(dá)式為

(2)

根據(jù)式(2)構(gòu)造的SET電路由3 個(gè)與非門和2 個(gè)非門來(lái)實(shí)現(xiàn)，如圖4所示。

圖4 最佳通用邏輯門ULG.2邏輯符號(hào)及電路實(shí)現(xiàn)Fig.4 Optimal universal logic gate ULG.2 logic symbol and circuit implementation

圖5 最佳通用邏輯門ULG.2電路優(yōu)化設(shè)計(jì)Fig.5 Optimal universal logic gate ULG.2 circuit optimization design

基于最佳通用邏輯門ULG.2的全比較器設(shè)計(jì)過(guò)程如下：

1) 全比較器的函數(shù)表達(dá)式為

(3)

2) 用式(1)來(lái)實(shí)現(xiàn)式(3)，則變換后的表達(dá)式為

(4)

3) 由式(4)可知全比較器可由3 個(gè)最佳ULG.2組成，利用筆者優(yōu)化設(shè)計(jì)所得的ULG.2實(shí)現(xiàn)的全比較器電路如圖6所示。

圖6 全比較器電路圖Fig.6 Full comparer based on optimized ULG.2 circuit

3 電路仿真及分析

利用PSpice軟件[16]，使用LIENTSCHNIG SET-SPICE模型對(duì)第2節(jié)中的電路進(jìn)行仿真，PSET與NSET參數(shù)設(shè)置參照第1節(jié)中的參數(shù)設(shè)置。電源電壓為30 mV，輸入信號(hào)高低電位電壓分別為30，0 mV，輸出信號(hào)的濾波電容為200 aF，仿真溫度為4.2 K，仿真結(jié)果如圖7所示。

表1從晶體管數(shù)、電路功耗和電路延遲三方面比較了文獻(xiàn)[15]與筆者所設(shè)計(jì)的最佳通用邏輯門的電路性能差別。由表1可知：所設(shè)計(jì)的SET電路與文獻(xiàn)[15]的電路相比，全比較器在晶體管數(shù)方面減少了50%，在功耗方面降低了50.23%，在延遲方面減少了55.32%。

表1 最佳通用邏輯門電路性能比較Table 1 Optimal universal logic gate performance comparison

4 結(jié) 論

單電子晶體管具有體積小、功耗低等優(yōu)點(diǎn)，是眾多納米器件中的強(qiáng)有力競(jìng)爭(zhēng)者，而基于SET的最佳通用邏輯門ULG.2與通用邏輯門相比，具有較強(qiáng)的邏輯功能，筆者優(yōu)化設(shè)計(jì)了ULG.2的SET電路及全比較器等電路，并用PSpice軟件對(duì)所設(shè)計(jì)的電路進(jìn)行仿真。結(jié)果表明：與現(xiàn)有ULG.2的SET電路相比，在晶體管數(shù)、電路功耗和電路延遲等都得到了進(jìn)一步優(yōu)化，為進(jìn)一步研究ULG.2應(yīng)用奠定了基礎(chǔ)。